5.1版圖設(shè)計(jì)

5.1.1數(shù)模混合信號電路版圖設(shè)計(jì)

版圖設(shè)計(jì)是集成電路的物理實(shí)現(xiàn)，是電子系統(tǒng)和工藝間的橋梁?？偟恼f來，版圖設(shè)計(jì)以減少芯片面積、提高電路性能、節(jié)省設(shè)計(jì)費(fèi)用為目標(biāo)。對于電源管理芯片而言，由于對電路性能要求比較高，采用自上而下的分層設(shè)計(jì)方法，能夠更有效地實(shí)現(xiàn)縮小芯片面積，降低制造成本。

自上而下是指從電路圖或邏輯圖設(shè)計(jì)版圖。首先，要對電路或邏輯進(jìn)行分析，主要分析對系統(tǒng)性能、版圖面積或芯片布局起很重要作用的關(guān)鍵部分。然后，開始布局設(shè)計(jì)，解決電路或邏輯圖中的每個(gè)功能單元在版圖中位置的擺放、壓點(diǎn)分布、電源線、地線以及主要信號線的走向等。完成分層布局后，接下來則采取自下而上的方法，從元器件級到子單元，再由子單元到單元，直至完成整個(gè)芯片設(shè)計(jì)。需要指出的是，在電路或邏輯設(shè)計(jì)之初，不一定對版圖結(jié)構(gòu)進(jìn)行深入考慮，甚至有些是不可預(yù)料的。因此，版圖設(shè)計(jì)是暴露出的問題，要求電路設(shè)計(jì)還要進(jìn)行重新修改或?qū)﹄娐穮?shù)進(jìn)行調(diào)整，而且往往這需要多次反饋才能滿足要求。

在混合信號電路版圖設(shè)計(jì)中，除可以采用一些常見的設(shè)計(jì)方法來實(shí)現(xiàn)性能、面積的雙贏外，還有一些重要的因素必須認(rèn)真考慮，比如噪聲。影響噪聲的主要因素有：開關(guān)引起的電源噪聲、通過襯底引起的耦合、芯片連線層次的內(nèi)連線耦合及包括了封裝寄生效應(yīng)在內(nèi)的I/O耦合。幾乎所有模擬電路都會由于數(shù)字電路噪聲而惡化，現(xiàn)有的技術(shù)可以盡量減小噪聲的影響，但是無法完全消除噪聲[116]。

在混合信號電路中，由于電源線的電阻和電感，當(dāng)邏輯模塊的開關(guān)電流將引起電源電壓的擾動，所以在設(shè)計(jì)中必須加以重視。如果模擬電路和邏輯電路的電源線是共用的，則必然要受到電源擾動的影響。在電路設(shè)計(jì)層次，正如前一章提出的，降低電源電壓噪聲的影響本質(zhì)上是降低電路與電源電壓的相關(guān)性，這可以設(shè)計(jì)高PSRR的電路實(shí)現(xiàn)；在版圖設(shè)計(jì)層次，則可以將模擬和邏輯電源線分開，減小電源擾動影響，但是這種方法顯然將給版圖設(shè)計(jì)電源線分布和設(shè)計(jì)驗(yàn)證階段增加了額外的難度。而降低電源總線上的串聯(lián)電阻和電感能有效地降低電源噪聲，這需要在芯片級布局將電源線均勻分布或是使電源線寬度或沿線通孔最大。

而且，有必要對模擬電路電源總線仔細(xì)設(shè)計(jì)，以使邏輯干擾效應(yīng)降到最小。

5.1.2系統(tǒng)版圖

系統(tǒng)版圖設(shè)計(jì)中，除要注意上述所提出的混合電路版圖設(shè)計(jì)中的共性問題以外，還要對系統(tǒng)中的一些特殊器件版圖作專門考慮，如PNP管的實(shí)現(xiàn)、高壓管的版圖設(shè)計(jì)等。

圖5.1.1給出了縱向襯底NPN管的剖面圖及版圖結(jié)構(gòu)。當(dāng)基極和集電極同時(shí)接電源電壓VDD端時(shí)，則從發(fā)射極可以輸出一個(gè)相對于V DD的V BE。圖5.1.2所示的則是系統(tǒng)所用高壓、低壓管的剖面圖。低壓管的工作電壓在0V～5V，高壓管的工作電壓可以在0V～30V間變化。



圖5.1.3給出了系統(tǒng)版圖。芯片占用面積為0.77mm 2。圖中可見，電阻所占面積較大。原因在于，為了降低電路靜態(tài)功耗，取樣電路和電壓基準(zhǔn)源中采用的電阻面積較大，而且為了達(dá)到高精度電壓檢測，必須采用Trimming工藝調(diào)整電阻阻值，這又進(jìn)一步增大了電阻所占用的版圖面積。



5.2系統(tǒng)后模擬驗(yàn)證

5.2.1版圖驗(yàn)證

版圖驗(yàn)證是版圖設(shè)計(jì)中一個(gè)必不可少的重要環(huán)節(jié)。版圖驗(yàn)證通常有兩種方法，一種是DRC，ERC和LVS驗(yàn)證；另一種是DRC，ERC和晶體管級網(wǎng)表提取與開關(guān)級模擬驗(yàn)證。

其中，DRC和ERC是對版圖進(jìn)行幾何設(shè)計(jì)規(guī)則和電學(xué)規(guī)則檢查，關(guān)鍵在于編寫合格的檢查文件，按設(shè)計(jì)規(guī)則，逐條編寫。LVS檢查又稱網(wǎng)表一致性檢查，即對版圖進(jìn)行器件及其連接關(guān)系進(jìn)行提取，獲得電路網(wǎng)表，并和原設(shè)計(jì)的電路圖或邏輯圖進(jìn)行比較，檢查其一致性。不言而喻，LVS檢查存在一定局限性，對于速度不高、無競爭、分布寄生參數(shù)影響不大的電路，有一定的效果，反之，則需要后模擬驗(yàn)證。

后模擬（Post-Simulation）的驗(yàn)證策略是包括從版圖上提取分布寄生參數(shù)在內(nèi)的仿真驗(yàn)證。但對于元器件較多的電路，要進(jìn)行晶體管級的仿真驗(yàn)證，現(xiàn)有的軟硬件都有些力不從心。因此，后模擬驗(yàn)證方式不能一概而論，需要根據(jù)電路性質(zhì)、電路規(guī)模和設(shè)計(jì)模式選用不同的驗(yàn)證方式。數(shù)字電路可以根據(jù)規(guī)模大小、功能復(fù)雜程度采用開關(guān)級或分級邏輯仿真，所用軟件主要采用時(shí)鐘驅(qū)動算法分析電路結(jié)點(diǎn)的邏輯狀態(tài)；模擬電路則一般采用SPICE驗(yàn)證，利用求解非線性微分方程組的數(shù)值計(jì)算方法求解電路方程。由此可知，因?yàn)橛?jì)算方法和輸出結(jié)果類型的巨大差異，邏輯仿真和電路仿真不可能完全統(tǒng)一，所以混合信號的仿真問題，在沒有一個(gè)統(tǒng)一的進(jìn)行數(shù)?；旌戏抡嫠惴ǖ那疤嵯?，只能取得模擬精度和速度的折衷。

本文所設(shè)計(jì)的系統(tǒng)包括了模擬電路和邏輯電路部分，采用的后模擬驗(yàn)證途徑為，從版圖中提取晶體管及其連線的R、C參數(shù)，在此基礎(chǔ)上進(jìn)行HSPICE電路仿真。為了解決前面所提到的混合信號模擬問題，在模擬時(shí)采用了以下的處理方法，即按照電路仿真方法對整個(gè)電路進(jìn)行性能模擬，但在模擬中做一些必要的假定。另外，采用POWERMILL軟件，在降低仿真精度的基礎(chǔ)上，利用查表方式，快速地對系統(tǒng)進(jìn)行功能和功耗模擬驗(yàn)證。

5.2.2后模擬結(jié)果

1模擬條件及功能驗(yàn)證

系統(tǒng)后模擬所用的電路圖如圖5.2.1所示，若沒有特殊說明，判斷CO、DO端是否為高電平的依據(jù)為CO、DO電壓是否高于外接NMOS管的閾值電壓1V.系統(tǒng)仿真同時(shí)采用了POWERMILL及HSPICE的驗(yàn)證方法。

圖5.2.2~5.2.3都是HSPICE仿真的結(jié)果。其中，圖5.2.2給出了過充電保護(hù)和釋放模擬波形，結(jié)果表明在充電過程中，當(dāng)電源電壓V_DD升高到過充檢測電壓V_CU時(shí)，CO端將經(jīng)過適當(dāng)延時(shí)后降為低電平，切斷充電回路；當(dāng)V_DD下降到過充釋放電壓V_CL時(shí)，CO端將立即轉(zhuǎn)為高電平。在整個(gè)過程中，因?yàn)殡娫措妷阂恢备哂谶^放檢測電壓V DL，所以DO端一直保持高電平，允許系統(tǒng)放電。圖5.2.3則是過放電保護(hù)和釋放模擬結(jié)果，圖中表明，在放電時(shí)當(dāng)V DD低于V DL時(shí)，DO端將經(jīng)過一定的延時(shí)后降為低電平，禁止系統(tǒng)再進(jìn)一步放電；當(dāng)V DD上升到高于過放釋放電壓V DU時(shí)，DO端及時(shí)轉(zhuǎn)變?yōu)楦唠娖健Ｍ瑯?，在整個(gè)過程中，CO一直為高電平。需要指出的是，為了減少模擬時(shí)間，延時(shí)時(shí)間直接在網(wǎng)表中設(shè)定，設(shè)定的時(shí)間比實(shí)際延時(shí)要短。電路檢測到非正常信號后的延時(shí)另外用POWERMILL模擬。



圖5.2.4給出了放電過程中，三級過流檢測和保護(hù)的HSPICE仿真結(jié)果，圖（a）、（b）、（c）中分別對應(yīng)過流1、過流2和短路保護(hù)情況。由圖5.2.4（a）、（b）可知，當(dāng)放電電流檢測端VM電壓高于150mV、500mV時(shí)，比較器輸出Vcomp_oct1和V comp_oct2立即翻轉(zhuǎn)，分別延時(shí)6.35ms、1.61ms后，放電控制端DO降為低電平，關(guān)斷放電回路；從圖5.2.4（c）還得到，當(dāng)VM上升比V DD低1.1V時(shí)，延遲0.58μs后，短路保護(hù)開始起作用，及時(shí)關(guān)斷放電回路。



圖5.2.5是非正常充電電流檢測及保護(hù)的HSPICE功能仿真圖。當(dāng)在低電池電壓下充電的過程中，VM降到-1.3V，比較器輸出V out及時(shí)翻轉(zhuǎn)，而此時(shí)V DD仍比較低，所以CO仍保持高電平，允許充電器繼續(xù)對電池充電，而在延時(shí)2ms后，DO才由低電平轉(zhuǎn)為高電平，允許電池接負(fù)載放電。圖5.2.6則給出了電路在過放狀態(tài)下進(jìn)入Power Down狀態(tài)，并在開始充電時(shí)退出Power Down的模擬曲線。



2電學(xué)參數(shù)比較

考慮了五種工藝漂移、溫度變化（-5°C～55°C）、電源電壓變化后，整個(gè)芯片的HSPICE/POWERMILL后模擬結(jié)果見表5.1和表5.2.表中還給出了中高精度的S82系列產(chǎn)品的指標(biāo)對比。






由表5.1和表5.2可見，和文獻(xiàn)報(bào)道的同類先進(jìn)產(chǎn)品指標(biāo)相比，本設(shè)計(jì)的電學(xué)參數(shù)性能均達(dá)到設(shè)計(jì)要求，檢測電壓和延時(shí)精度優(yōu)于文獻(xiàn)指標(biāo)。另外，在有負(fù)載或充電器情況下，由于采用了動態(tài)功耗管理技術(shù)，芯片的電流功耗降低了14%左右，而這方面的指標(biāo)，尚未見文獻(xiàn)給出?？梢钥隙ǖ氖?，將這種功耗管理技術(shù)應(yīng)用在SBS中，節(jié)省的功耗將更為可觀。

5.3小結(jié)在前章提出的電池管理芯片電路實(shí)現(xiàn)的基礎(chǔ)上，本章完成了系統(tǒng)的版圖設(shè)計(jì)和后模擬驗(yàn)證。首先，介紹了自上而下的版圖設(shè)計(jì)方法，對本次版圖設(shè)計(jì)中的重要問題作了討論；其次，結(jié)合所用工藝，介紹了系統(tǒng)中的一些特殊器件的制作，完成了整個(gè)系統(tǒng)版圖的設(shè)計(jì)；然后，分析了常用的版圖驗(yàn)證途徑，介紹了混合信號電路中后模擬所遇到的困難，結(jié)合本設(shè)計(jì)提出了解決方案，并在此基礎(chǔ)上對系統(tǒng)功能、包括功耗在內(nèi)的性能指標(biāo)作了仿真驗(yàn)證；最后，將本系統(tǒng)的驗(yàn)證結(jié)果和文獻(xiàn)報(bào)道的同類先進(jìn)產(chǎn)品作了分析比較，結(jié)果表明，在考慮了工藝漂移、溫度變化等因素的影響之后，本芯片能實(shí)現(xiàn)所有的設(shè)計(jì)功能，電學(xué)指標(biāo)達(dá)到或優(yōu)于文獻(xiàn)，由于進(jìn)行了有效的功耗管理，在實(shí)際應(yīng)用中，能節(jié)省14%左右的電流消耗。