2 仿真實(shí)驗(yàn)及實(shí)物驗(yàn)證

　　根據(jù)系統(tǒng)各部分電路的功能要求,該文采用Verilog HDL語(yǔ)言和自頂向下的系統(tǒng)設(shè)計(jì)方法,對(duì)ADPLL電路進(jìn)行綜合設(shè)計(jì)。并分別利用QuartusⅡ 15.1和ModelSim-Altera 10.4b軟件對(duì)源程序進(jìn)行了功能和時(shí)序仿真，利用Signal Tap Ⅱ觀察設(shè)計(jì)的內(nèi)部信號(hào)波形。

　　例如，根據(jù)滯后環(huán)節(jié)的功能要求，我們用Verilog設(shè)計(jì)了滯后環(huán)節(jié)的硬件電路，其部分Verilog設(shè)計(jì)程序如下：

　　module chaoqianzhihou_1(clk_1,rst_n,fout,fout_1);

　　input clk_1,rst_n,fout;

　　output fout_1;

　　wire fout,fout_pos,fout_neg,count_onetozero;

　　reg fout_1;

　　reg fout_this,fout_last;

　　reg [15:0] count_last,count_this;

　　reg [15:0] count;

　　assign fout_pos=(fout_last==0 && fout_this==1) ? 1:0;

　　assign fout_neg=(fout_last==1 && fout_this==0) ? 1:0;

　　assign count_onetozero=(count_last==1 && count_this==0) ? 1:0;

　　在仿真圖中，clk為50MHz的系統(tǒng)時(shí)鐘，rst_n為復(fù)位信號(hào)，U0為鎖相環(huán)輸入信號(hào)，fout為鎖相環(huán)輸出信號(hào)，A的值決定鎖相環(huán)處在不同捕捉區(qū)域,及對(duì)應(yīng)的比例積分系數(shù)K1、K2的大小，因?yàn)榉e分系數(shù)一定時(shí)，比例系數(shù)越小，則系統(tǒng)穩(wěn)定性越好，鎖相速度越快，但太小會(huì)導(dǎo)致系統(tǒng)對(duì)輸入噪聲過(guò)于敏感;比例系數(shù)一定時(shí)，積分系數(shù)越小，則系統(tǒng)響應(yīng)速度越快，但穩(wěn)定裕度越小，且輸出相位出現(xiàn)震蕩^[3]。圖4比較了不同環(huán)路濾波器參數(shù)對(duì)該文提出的ADPLL動(dòng)態(tài)性能的影響。所以當(dāng)相位誤差大于輸入信號(hào)周期的1/8時(shí)為快捕區(qū)，在輸入信號(hào)周期的1/8到1/16之間為慢捕區(qū)，小于輸入信號(hào)周期的1/16為鎖定區(qū)，比例系數(shù)依次為1/2、1/4、1/8，積分系數(shù)依次為1/256、1/512、1/1024。通過(guò)上述設(shè)置可實(shí)現(xiàn)自動(dòng)變?？刂?。

　　圖5為鎖相過(guò)程中，濾波器自動(dòng)變模模塊的仿真波形圖。在輸入信號(hào)突然發(fā)生變化時(shí)，前4個(gè)輸入周期A為10屬于快捕區(qū)，第5個(gè)周期A為01屬于慢捕區(qū)，第6個(gè)周期A為00屬于鎖定區(qū)。

　　圖6為加入超前、滯后模塊后輸出信號(hào)超前輸入信號(hào)15個(gè)機(jī)器周期的仿真波形圖。

　　圖7、圖8為EP4CE6E22C8型器件基于Signal Tap Ⅱ?qū)崿F(xiàn)的全數(shù)字鎖相環(huán)實(shí)測(cè)波形圖。

3 結(jié)論

　　該文提出基于FPGA的自適應(yīng)變?？刂?a class="contentlabel" href="http://www.biyoush.com/news/listbylabel/label/無(wú)線電能傳輸">無(wú)線電能傳輸全數(shù)字鎖相環(huán)，該ADPLL采用比例、積分結(jié)構(gòu)且比例、積分系數(shù)可調(diào)，使該ADPLL鎖相速度加快，超調(diào)量減小，通過(guò)中心頻率可變分頻器，使鎖相范圍增大。當(dāng)系統(tǒng)時(shí)鐘為50MHz時(shí)，該鎖相環(huán)的鎖相范圍為1kHz-1MHz，該鎖相環(huán)環(huán)路失所時(shí)的重新鎖定時(shí)間最長(zhǎng)為10個(gè)輸入信號(hào)周期。通過(guò)參數(shù)設(shè)置可調(diào)節(jié)輸出信號(hào)的相位。本文使用modelsim仿真并用Signal Tap Ⅱ觀測(cè)實(shí)物波形，理論與實(shí)踐一致。適用于無(wú)線電能傳輸電源對(duì)負(fù)載頻率跟蹤的需要。

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　　本文來(lái)源于《電子產(chǎn)品世界》2017年第6期第58頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。