3．4 語(yǔ)音識(shí)別程序的DSP開發(fā)

DSP的開發(fā)環(huán)境為CCS3．1及。DSP／BIOS，將語(yǔ)音識(shí)別和訓(xùn)練程序分別做成模塊，定義為不同的函數(shù)，在程序中調(diào)用。定義語(yǔ)音識(shí)別器函數(shù)為int Recognizer(int Micin)，識(shí)別結(jié)果輸出函數(shù)為int Result(void)，語(yǔ)音訓(xùn)練器函數(shù)為int Train(int Tmode，int Audiod)，動(dòng)作指令輸入函數(shù)為int Keyin(int Action)。

語(yǔ)音識(shí)別器的作用是將當(dāng)前語(yǔ)音輸入變換成語(yǔ)音特征向量，并對(duì)語(yǔ)音庫(kù)的模板進(jìn)行匹配并輸出結(jié)果，語(yǔ)音應(yīng)答輸出函數(shù)將獲取的語(yǔ)音識(shí)別結(jié)果對(duì)應(yīng)的語(yǔ)音應(yīng)答輸出，語(yǔ)音訓(xùn)練是將多個(gè)不同年齡、不同性別、不同口音的人語(yǔ)音指令輸入轉(zhuǎn)化為訓(xùn)練庫(kù)的模板。為防止樣本錯(cuò)誤，每個(gè)人的語(yǔ)音指令需要訓(xùn)練2次，對(duì)于2次輸入用用歐氏距離去進(jìn)行模式匹配，若2次輸入相似度達(dá)到95％，則加入樣本集。語(yǔ)音應(yīng)答輸入函數(shù)是為每個(gè)語(yǔ)音庫(kù)中模板輸入對(duì)立的語(yǔ)音輸出，以達(dá)到語(yǔ)言應(yīng)答目的。系統(tǒng)工作狀態(tài)為執(zhí)行語(yǔ)言識(shí)別子程序，訓(xùn)練時(shí)執(zhí)行外部中斷，執(zhí)行訓(xùn)練函數(shù)，取得數(shù)據(jù)庫(kù)模板，訓(xùn)練完畢返回。程序框圖如圖3所示。

4 機(jī)器人的動(dòng)作控制系統(tǒng)設(shè)計(jì)

4．1 FPGA邏輯設(shè)計(jì)

系統(tǒng)通過語(yǔ)音控制機(jī)器人頭部動(dòng)作，頭部運(yùn)動(dòng)分為上下和左右運(yùn)動(dòng)2個(gè)自由度，需要2個(gè)步進(jìn)電機(jī)控制，DSF完成語(yǔ)音識(shí)別以后，輸出相應(yīng)的動(dòng)作指令，動(dòng)作執(zhí)行結(jié)束后，DSP發(fā)出歸零指令，頭部回到初試狀態(tài)。FPGA的作用是提供DSP接口邏輯，設(shè)置存儲(chǔ)DSP指令的RAM塊，同時(shí)產(chǎn)生步進(jìn)電機(jī)驅(qū)動(dòng)脈沖控制步進(jìn)電機(jī)轉(zhuǎn)動(dòng)方向和角度。

FPGA器件為動(dòng)作指令控制單元，設(shè)計(jì)采用FLEXlOKE芯片，接收DSP數(shù)據(jù)后并行控制2路步進(jìn)電機(jī)。FPGA內(nèi)部結(jié)構(gòu)邏輯如圖4所示，F(xiàn)PGA內(nèi)部設(shè)置2個(gè)元件為電機(jī)脈沖發(fā)生器，控制電機(jī)的工作脈沖以及正反轉(zhuǎn)。AO～A7為DSP數(shù)據(jù)輸入端口，WR為數(shù)據(jù)寫端口，P1，P2為2個(gè)步進(jìn)電機(jī)驅(qū)動(dòng)芯片脈沖輸入口，L1，L2為電機(jī)正反轉(zhuǎn)控制口，ENABLE為使能信號(hào)。

RAM1和RAM2分別為2個(gè)步進(jìn)電機(jī)的指令寄存器，電機(jī)脈沖發(fā)生器發(fā)出與RAM中相應(yīng)數(shù)量的方波脈沖。DSP通過DO～D8數(shù)據(jù)端輸出8位指令，其中。 D8為RAM選擇，為1時(shí)選擇RAM1，為0時(shí)選擇RAM0，DO～D7為輸出電機(jī)角度，電極上下和左右旋轉(zhuǎn)角度為120°，精度為1°，初始值都為 60°，DO～D7的范圍為00000000～11111000，初始值為00111100。FPGA作為步進(jìn)脈沖發(fā)生器，通過時(shí)鐘周期配置控制電機(jī)轉(zhuǎn)速，與初始值對(duì)應(yīng)坐標(biāo)決定正反轉(zhuǎn)。系統(tǒng)動(dòng)作指令程序如圖5所示。

其中R1為DSP指令寄存器，R2為當(dāng)前坐標(biāo)寄存器，通過DSP的輸出坐標(biāo)與FPGA的當(dāng)前坐標(biāo)進(jìn)行差值運(yùn)算來確定步進(jìn)電機(jī)的旋轉(zhuǎn)方向和旋轉(zhuǎn)角度，優(yōu)點(diǎn)是可以根據(jù)新的輸入指令的變化，結(jié)束當(dāng)前動(dòng)作以運(yùn)行新的指令，指令執(zhí)行完畢后，系統(tǒng)清零，步進(jìn)電機(jī)回到初始狀態(tài)。

4．2 FPGA邏輯仿真

FPGA以MAX-PLUSⅡ開發(fā)平臺(tái)，用語(yǔ)言為VHDL語(yǔ)言對(duì)上述邏輯功能進(jìn)行設(shè)計(jì)，并通過JTAG接口進(jìn)行了調(diào)試，F(xiàn)LEXl0KE芯片能夠根據(jù)DSP輸出指令輸出正確的正反轉(zhuǎn)信號(hào)和脈沖波形。

4．3 步進(jìn)電機(jī)驅(qū)動(dòng)設(shè)計(jì)

FPGA通過P1，L1，P2，L2輸出控制控制步進(jìn)電機(jī)驅(qū)動(dòng)芯片。步進(jìn)電機(jī)驅(qū)動(dòng)采用的是東芝公司生產(chǎn)的單片正弦細(xì)分二相步進(jìn)電機(jī)驅(qū)動(dòng)專用芯片TA8435H，F(xiàn)PGA與TA8435H電路連接如圖6。

由于FLEX1OKE和TMS320VC5509工作電壓為3．3 V，而TA8435H為5 V和25 V，所以管腳連接使用光電耦合器件TLP521，使兩邊電壓隔離。CLK1為時(shí)鐘輸入腳，CW／CCW為正反轉(zhuǎn)控制腳，A，A，B，B為二相步進(jìn)電機(jī)輸入。

5 結(jié) 語(yǔ)

系統(tǒng)充分利用了DSP的高處理速度和可擴(kuò)展的片外存儲(chǔ)空間，具有高速、實(shí)時(shí)、識(shí)別率高的特點(diǎn)并支持大的語(yǔ)音庫(kù)，F(xiàn)PGA的使用使系統(tǒng)電路獲得簡(jiǎn)化，一片 FLEXl0KE芯片可以完成2個(gè)步進(jìn)電機(jī)的時(shí)序控制。雖然在處理速度和語(yǔ)音庫(kù)的存儲(chǔ)容量上與PC機(jī)系統(tǒng)具有一定的差距，但在機(jī)器人的微型化、低功耗和特定功能實(shí)現(xiàn)上，以DSP和FPGA為核心的嵌入式系統(tǒng)無疑具有廣闊的前景。