如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設(shè)計(jì)，沒(méi)準(zhǔn)聽(tīng)說(shuō)過(guò)新術(shù)語(yǔ)“JESD204B”。

　　我在工作中看到過(guò)很多工程師詢問(wèn)有關(guān) JESD204B 接口的信息以及它如何同 FPGA 協(xié)作。他們特別感興趣的是 JESD204B 接口將如何簡(jiǎn)化設(shè)計(jì)流程。

　　與LVDS 及CMOS 接口相比，JESD204B 數(shù)據(jù)轉(zhuǎn)換器串行接口標(biāo)準(zhǔn)可提供一些顯著的優(yōu)勢(shì)，包括更簡(jiǎn)單的布局以及更少的引腳數(shù)。因此它能獲得工程師的青睞和關(guān)注也就不足為奇了，它具備如下系統(tǒng)級(jí)優(yōu)勢(shì)：

　　● 更小的封裝尺寸與更低的封裝成本：JESD204B 不僅采用 8b10b 編碼技術(shù)串行打包數(shù)據(jù)，而且還有助于支持高達(dá) 12.5Gbps 的數(shù)據(jù)速率。這可顯著減少數(shù)據(jù)轉(zhuǎn)換器和 FPGA 上所需的引腳數(shù)，從而可幫助縮小封裝尺寸，降低封裝成本；

　　● 簡(jiǎn)化的 PCB 布局與布線：更少的引腳數(shù)可顯著簡(jiǎn)化 PCB 布局與布線，因?yàn)殡娐钒迳系穆窂礁?。由于?duì)畸變管理的需求降低，因此布局和布線可進(jìn)一步簡(jiǎn)化。這是因?yàn)閿?shù)據(jù)時(shí)鐘嵌入在數(shù)據(jù)流中，并在接收器中與彈性緩沖器結(jié)合，無(wú)需通過(guò)“波形曲線”來(lái)匹配長(zhǎng)度。圖 1 是 JESD204B 接口對(duì)簡(jiǎn)化 PCB 布局有多大幫助的實(shí)例；

　　● 高靈活布局：JESD204B 對(duì)畸變要求低，可實(shí)現(xiàn)更遠(yuǎn)的傳輸距離。這有助于將邏輯器件部署在距離數(shù)據(jù)轉(zhuǎn)換器更遠(yuǎn)的位置，以避免對(duì)靈敏模擬器件產(chǎn)生影響；

　　● 滿足未來(lái)需求：該接口能夠自適應(yīng)不同數(shù)據(jù)轉(zhuǎn)換器分辨率。對(duì)于未來(lái)模數(shù)轉(zhuǎn)換器 （ADC） 及數(shù)模轉(zhuǎn)換器 （DAC） 而言，無(wú)需對(duì) TX/RX 電路板進(jìn)行物理上的重新設(shè)計(jì)。

　　圖 1:LVDS DAC 的 PCB 布局（左）；采用 JESD204B 的相同 DAC 的 PCB 布局（右）

　　這是不是意味著您要改用 JESD204B 接口？

　　不一定。與 LVDS 接口相比，JESD204B 的缺點(diǎn)是具有更長(zhǎng)的絕對(duì)時(shí)延，這對(duì)于有些應(yīng)用來(lái)說(shuō)是不可接受的。

　　盡管 JESD204B 可提供很多優(yōu)勢(shì)，但有些應(yīng)用要求極短的時(shí)延，最好是無(wú)時(shí)延。一個(gè)很好的實(shí)例是電子戰(zhàn)中使用的信號(hào)屏蔽器。該設(shè)備不僅要求絕對(duì)時(shí)延，而且需要最大限度地降低任何可能的延遲。

　　對(duì)于這種應(yīng)用，您應(yīng)該考慮 LVDS 接口，因此它沒(méi)有在 JESD204B 上進(jìn)行數(shù)據(jù)串行化的延遲。