4.2 并口數(shù)據(jù)讀取時序

圖7為通過并行接口讀取AD2S1205數(shù)據(jù)的驅(qū)動時序。并口數(shù)據(jù)讀取時序從SAMPLE有效開始，SAMPLE必須保持264ns有效時間，鎖存內(nèi)部角度/速度數(shù)據(jù)至角度/速度寄存器中，然后在SAMPLE有效后750ns，MCU才能控制CS管腳有效，使鎖存允許，并采用RD的下降沿鎖存角度/速度寄存器中的一項數(shù)值內(nèi)容至數(shù)據(jù)管腳(并口模式)。RDVEL決定鎖存角度寄存器還是速度寄存器，所以在RD下降沿的前5ns和后7ns，RDVEL必須保持穩(wěn)定不變。在RD下降沿，延時12ns后，即可從并口讀取角度數(shù)據(jù)或者速度數(shù)據(jù)。

5.實驗結(jié)果

實驗測試系統(tǒng)由測試驅(qū)動板，旋變和拖動電機組成，如圖8所示。拖動電機旋轉(zhuǎn)帶動旋變運行于不同的轉(zhuǎn)動角度和轉(zhuǎn)動速度上，由解碼電路輸出勵磁信號，驅(qū)動旋變，同時接收反饋的正、余弦信號，解析旋變的轉(zhuǎn)動角度和轉(zhuǎn)動速度。通過使用仿真器，在初始化函數(shù)的前后設(shè)置斷點控制函數(shù)調(diào)試過程，并觀察函數(shù)運行結(jié)果是否正確。通過示波器，觀察函數(shù)運行后相關(guān)管腳上的驅(qū)動時序是否正確，并觀測RESET/SAMPLE/LOT/DOS管腳。在初始化執(zhí)行過程中，需參照復(fù)位時序觀察MCU控制的RESET和SAMPLE管腳是否在對應(yīng)時間送出對應(yīng)電平或者脈沖，需觀察如果系統(tǒng)硬件連接正常，DOS/LOT管腳是否在初始化后輸出高電平指示，或者如果系統(tǒng)硬件連接不正常(比如旋變接線斷路)，DOS/LOT管腳是否在初始化后輸出對應(yīng)故障信號。

圖9為AD2S1205的初始化函數(shù)調(diào)用時的總圖。

框a為開始調(diào)用初始化函數(shù)的時間點位置，在這個時間點，RESET管腳送出15μs的復(fù)位有效低電平脈沖，同時置高SAMPLE/CS_RD兩路管腳為無效高電平?？騜為結(jié)束初始化函數(shù)的時間點位置，在這個時間點，SAMPLE送出400ns采樣有效低電平脈沖，然后讀取DOS/LOT狀態(tài)供應(yīng)用層使用。初始化函數(shù)整體時間為30ms，即RESET復(fù)位結(jié)束到SAMPLE有效讀取DOS/LOT狀態(tài)的延時時間為30ms。讀取位置測試程序每100μs調(diào)用一次角度函數(shù)和速度函數(shù)，測試結(jié)果如圖10所示。

圖10中SAMPLE有效時間為427ns；SAMPLE無效時間至讀取角度/速度延時為750ns；RDVEL管腳選擇讀取角度/速度的延時為90ns；CS_RD有效時間為480ns，基本反映出從CS_RD下降沿至讀取角度/速度的延時時間，CS_RD無效至下一次讀取時間為200ns。

因此，測試所得AD2S1205的讀取角度函數(shù)，與其驅(qū)動時序符合。測試所得AD2S1205的讀取速度函數(shù)，與其驅(qū)動時序符合。通過仿真器驗證，測試程序讀取得到的角度值和速度值，也均符合預(yù)期。

6.結(jié)論

本文基于旋變及其解碼芯片的原理和特點，提出了一種旋變位置解碼系統(tǒng)的設(shè)計方案。試驗結(jié)果表明，本方案的硬件和軟件設(shè)計均滿足電機位置解碼要求，并且時序正確。