車載導(dǎo)航系統(tǒng)硬件電路設(shè)計(jì)與實(shí)現(xiàn)
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在車載導(dǎo)航系統(tǒng)電路設(shè)計(jì)中采用了CAN總線設(shè)計(jì)。CAN總線獨(dú)立控制器采用SJA1000T，使用16 MHz晶振作為時(shí)鐘輸入，可通過軟件配置ID號(hào)和數(shù)據(jù)傳輸波特率，最大速率為1 Mbit·s-1。其總線控制器使用數(shù)據(jù)地址復(fù)用總線，經(jīng)FPGA轉(zhuǎn)換后與DSPEMIF總線連接。CAN總線控制器信號(hào)采用TTL電平(5 V)，與信號(hào)為3.3 V電平的FPGA之間需使用SN74LVC4245作電平轉(zhuǎn)換。CAN總線接收器采用Philips Semiconductors公司PCA82C250。其總線控制器與收發(fā)器之間的數(shù)據(jù)傳輸信號(hào)采用光耦進(jìn)行隔離。CAN總線接口電路如圖2所示。
圖2 CAN總線接口電路
2.4 FPGA設(shè)計(jì)
車載導(dǎo)航系統(tǒng)電路采用FPGA處理模塊上控制邏輯、各輸入信號(hào)的計(jì)數(shù)及實(shí)現(xiàn)串行接口通訊協(xié)議。FPGA對(duì)輸入信號(hào)進(jìn)行計(jì)數(shù)，并對(duì)標(biāo)頻信號(hào)分頻產(chǎn)生中斷5信號(hào)，產(chǎn)生中斷5信號(hào)的同時(shí)對(duì)各計(jì)數(shù)器值進(jìn)行鎖存。DSP可通過EMIF總線訪問FPGA的內(nèi)部資源，地址空間占用EMIF總線的CE2。FPGA的加載模式為主控串行模式(Master Serial Mode)，F(xiàn)PGA功能框圖如圖3所示。FPGA設(shè)計(jì)包括加速度計(jì)信號(hào)計(jì)數(shù)器設(shè)計(jì)、陀螺信號(hào)計(jì)數(shù)器設(shè)計(jì)、里程計(jì)信號(hào)計(jì)數(shù)器設(shè)計(jì)、陀螺合頻計(jì)數(shù)器設(shè)計(jì)、標(biāo)頻分頻器設(shè)計(jì)、狀態(tài)檢測(cè)、故障檢測(cè)信號(hào)和串行通訊接口設(shè)計(jì)。
圖3 FPGA功能框圖
加速度計(jì)信號(hào)輸入為可逆脈沖，每個(gè)通道加速度計(jì)輸入包括3路信號(hào)，分別是+A、-A和GND，按照設(shè)計(jì)要求，+A信號(hào)上有脈沖時(shí)計(jì)數(shù)值增加，-A信號(hào)上有脈沖時(shí)計(jì)數(shù)值減少，當(dāng)頻標(biāo)分頻中斷產(chǎn)生時(shí)，將計(jì)數(shù)結(jié)果存入鎖存器內(nèi)。在FPGA中設(shè)計(jì)了16位的計(jì)數(shù)器，上電復(fù)位計(jì)數(shù)器為0，+A信號(hào)上有脈沖時(shí)計(jì)數(shù)值加1，-A信號(hào)上有脈沖時(shí)計(jì)數(shù)值減1，當(dāng)頻標(biāo)分頻中斷產(chǎn)生時(shí)，將計(jì)數(shù)結(jié)果存入鎖存器內(nèi)，DSP可通過EMIF訪問鎖存器得到加速度計(jì)信號(hào)計(jì)數(shù)器的結(jié)果。
陀螺信號(hào)輸入形式為正交編碼信號(hào)，每個(gè)通道陀螺信號(hào)輸入包括3路信號(hào)，分別是A、B和DGND，當(dāng)A相超前B相90°時(shí)計(jì)數(shù)值增加，當(dāng)A相落后B相90°時(shí)計(jì)數(shù)值減少。在設(shè)計(jì)時(shí)輸入信號(hào)先經(jīng)過鑒相電路，識(shí)別A路和B路信號(hào)的相位先后，并產(chǎn)生兩路4倍頻的可逆脈沖信號(hào)，然后對(duì)可逆脈沖進(jìn)行計(jì)數(shù)，當(dāng)標(biāo)頻信號(hào)中斷產(chǎn)生時(shí)，將計(jì)數(shù)結(jié)果存入鎖存器內(nèi)。
里程計(jì)信號(hào)包括兩路計(jì)數(shù)輸入和一路行車狀態(tài)信號(hào)輸入，計(jì)數(shù)輸入每路使用一個(gè)16 bit計(jì)數(shù)器，當(dāng)中斷產(chǎn)生時(shí)將計(jì)數(shù)器數(shù)值存入鎖存器;行車狀態(tài)信號(hào)(STATE)上電初始為無(wú)效狀態(tài)，用戶通過命令設(shè)置STATE狀態(tài)是否有效。其STATE信號(hào)處于有效狀態(tài)時(shí)，STATE為1，里程計(jì)計(jì)數(shù)器遞增計(jì)數(shù);若STATE為0時(shí)，里程計(jì)計(jì)數(shù)器遞減計(jì)數(shù);而當(dāng)STATE信號(hào)處于無(wú)效狀態(tài)時(shí)，里程計(jì)計(jì)數(shù)器遞增計(jì)數(shù)。
在FPGA中設(shè)計(jì)了16位計(jì)數(shù)器，上電復(fù)位計(jì)數(shù)器為0，計(jì)數(shù)器的值均增加，而計(jì)數(shù)器均加1，當(dāng)頻標(biāo)分頻中斷產(chǎn)生時(shí)，將計(jì)數(shù)結(jié)果存入鎖存器內(nèi)。DSP可通過EMIF訪問鎖存器得到陀螺合頻計(jì)數(shù)器的結(jié)果。
標(biāo)頻分頻器用來將標(biāo)頻信號(hào)分頻，產(chǎn)生鎖存FPGA內(nèi)加速度計(jì)數(shù)器、陀螺計(jì)數(shù)器、里程計(jì)計(jì)數(shù)器的計(jì)數(shù)值以及狀態(tài)檢測(cè)信號(hào)的狀態(tài)中斷信號(hào)。在FPGA中標(biāo)頻分頻器由一個(gè)預(yù)定標(biāo)器和一個(gè)計(jì)數(shù)器組成，可由軟件編程設(shè)置分頻，DSP通過EMIF總線向預(yù)定標(biāo)器寫入需分頻的數(shù)值，計(jì)數(shù)器記錄頻標(biāo)脈沖的個(gè)數(shù)，計(jì)數(shù)至定標(biāo)值時(shí)計(jì)數(shù)器輸出并清零，而計(jì)數(shù)器輸出至DSP的中斷，同時(shí)鎖存FPGA內(nèi)加速度計(jì)數(shù)器、陀螺計(jì)數(shù)器、里程計(jì)計(jì)數(shù)器的計(jì)數(shù)值以及狀態(tài)檢測(cè)信號(hào)的狀態(tài)。
狀態(tài)檢測(cè)信號(hào)為開關(guān)量信號(hào)，狀態(tài)存放在一個(gè)地址中，每一位代表一路的狀態(tài)。在FPGA中設(shè)計(jì)一個(gè)16位的寄存器，存放行車狀態(tài)、高壓檢測(cè)信號(hào)狀態(tài)、機(jī)抖檢測(cè)信號(hào)狀態(tài)及跳模檢測(cè)信號(hào)狀態(tài)，并在中斷時(shí)將信號(hào)鎖存到鎖存器中。
故障檢測(cè)信號(hào)是通過一個(gè)地址寫入故障檢測(cè)向量，根據(jù)故障檢測(cè)向量每一位具體是0或1，由可編程邏輯器件將故障檢測(cè)向量自動(dòng)設(shè)置輸出引腳。在FPGA中設(shè)置一個(gè)8位的存儲(chǔ)器，用于存放故障檢測(cè)向量，信號(hào)經(jīng)驅(qū)動(dòng)后輸出。
FPGA內(nèi)部設(shè)計(jì)了串行協(xié)議模塊，經(jīng)外接電路組成RS232和RS422串行接口。集成協(xié)議芯片參照ST16C2552進(jìn)行設(shè)計(jì)，對(duì)其MODEM控制等功能進(jìn)行了裁減。而串行接口工作波特率也均可設(shè)置。
3 結(jié)束語(yǔ)
文中介紹了基于DSP的車載導(dǎo)航系統(tǒng)，給出了硬件電路設(shè)計(jì)。其具有結(jié)構(gòu)簡(jiǎn)單、可靠性高、維護(hù)方便，能提高系統(tǒng)整體性能和性價(jià)比，且有較好的繼承性等特點(diǎn)。實(shí)踐證明該硬件電路可靠，為車載導(dǎo)航領(lǐng)域的硬件設(shè)計(jì)提供了參考。
評(píng)論