ESD增強型器件推動超高頻放大器在汽車電子中的應用
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這種新型器件的有效性將在一種超高頻低噪聲放大器LNA中得以展示，這種放大器對在汽車制造業(yè)中使用非常理想。
現在各種各樣的汽車系統(tǒng)都利用了RF技術，包括無鍵遙控輸入(RKE)、GPS、衛(wèi)星數字式聲頻無線電服務(SDARS)和輪胎壓力監(jiān)控系統(tǒng)(TPMS)。這些系統(tǒng)中的每一個都要求射頻模塊具有成本低、耐用度/強度高的優(yōu)良性能(表1)。
由于RF器件按照越小的尺寸為越高的頻率所使用的這一規(guī)定，所以當擊穿電壓下降(從典型值50 V 到3 V左右)的時候，它們有呈現出更高的電流密度(在一個典型的晶體管的工作點上大約3mA/μm2或300,000A/cm2)的趨勢。
擊穿電壓和最適宜的電流密度是由集電極的厚度和所摻雜質決定的。對于一個高轉換頻率，集電極必須要薄。為了得到高增益，所有內部寄生電容必須要小，這是橫向尺寸規(guī)格縮小的推動因素，但是同時也使晶體管的ESD更容易損壞。
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嚴格的晶體管ESD損壞機制研究表明在器件ESD的強度上仍有提升的空間。分立的BFP460晶體管加入了一些這樣的研究結果，目的是承受當達到23 GHz的截止頻率時1500V的人體模型(HBM)脈沖，在1.8 GHz時有17.5 dB的最大穩(wěn)定增益和1.1 dB的最小噪聲數字。
最廣泛被使用的ESD 測試標準是HBM，詳見MILSTD 883D 。在這個標準中，一個100pF的電容被參考電壓VREF充電。隨后參考電壓被斷開，在測試中，當當電容經過一系列的1,500Ω電阻接到待測器件上的時候又會被充電。這個電路裝置可以被看成電流源。
當參考電壓為100 V時，被用來作為對ESD來說具有器件體積小和靈敏度更高的低噪聲晶體管，而當電壓達到5,000 V時，則被用作較舊式的，較低性能的大體積晶體管。DUT被認為是一種評定特殊ESD等級的方式，即在電壓值為VREF的時候，它能經受得住這些測試的考驗，且其性能沒有下降，也沒有出現故障。盡管ESD測試如今也可能用到晶片上芯片等級的評定上，但作為代表的是其已在封裝器件中得以使用。作為一種對人體標準可供選擇的方法，傳輸線脈沖測量(TLP)經常被用來估計ESD的容限。
一個ESD 脈沖最好被理解成器件內部的一個急劇電流波動。對于第一階的近似值來說，假設在器件經歷這個電流波動期間整個事件發(fā)生的非?？煲灾劣跓崃慷紒聿患皞鞑ズ拖牡脑?，它就是有效的。結果，由ESD感應電流波動引起的溫度上升與電流密度的平方成正比，而且電流密度存在一個極限值，超過這個值實際上就會使器件中的硅熔化。
事實上，硅材料的融化會導致器件故障。由于電流密度是導致器件故障的關鍵一條，所以具有較大發(fā)射極邊緣面或面積的晶體管就比小一些的更耐用。與普遍看法相反，在集電極-發(fā)射極之間的擊穿電壓VCEO與其阻抗和ESD損壞并沒有相互關系。
為了提高耐用性，RF集成電路設計師們已經開發(fā)了ESD內部保護結構，用來幫助保護ESD靈敏的RF輸入和輸出端免受有害ESD事件的影響。但比較遺憾的是這些保護結構也在RF端加入了寄生電容，電感和損耗，因此導致其性能下降，同時也使得這種結構不適合與分立器件(對性能要求更高)一起使用。
在一個像雙極晶體管這樣的三引腳器件中，經由器件的任意兩個引腳一共有六種可能的方式來應用ESD 脈沖，而未使用的器件引腳仍然是開路(未連接)。通常當ESD 脈沖反方向接在PN結兩端的時候晶體管最容易損壞。而依賴于特殊半導體工藝技術，集電極-基極結通常是微弱的連接在RF晶體管上。
在發(fā)生ESD期間，基極-集電極的空間電荷被壓入高度摻雜質的底層(或RF IC中的隱埋層)。這種情形與所謂的Kirk效應非常相似。幾乎整個晶體管的電壓都加在了集電極地層，增強了這個區(qū)域的磁場強度(集電極區(qū)域的自由電子密度已經超過了摻雜密度)。因為集電極的自由電荷必須被極性相反的電荷補償，它們能夠中和的唯一的區(qū)域就是高度摻雜層(或隱埋層)。就硅而言，如果這個磁場達到了大約3×105V/cm的內部擊穿磁場強度的時候，那么大量的撞擊離子就出現了。形成了更多的自由載體(電子和空穴)并發(fā)生逃逸，同時外部電壓擊穿。在VCEO突變后的這種作用在參考1中被稱為“二次激變”。
ESD脈沖包含的大多數能量都被釋放在磁場強度最高的地方，這一點增加了局部器件溫度。由于具有內在傳導機制，這反而又增加了自由載體的數量。借助于一個正反饋機制這個過程就這樣周而復始的繼續(xù)下去，結果，電流會逐漸聚集一個越來越小的點上，隨后硅材料會被融化并燒毀。
在某種程度上，電流路徑上一系列分布阻抗能夠幫助避免ESD感應波動電流的聚集。
一系列的阻抗使得波動電流呈分布狀態(tài)，并能幫助避免隨后的破壞發(fā)生。晶體管單元的細心設計也能幫助避免此類破壞作用。例如，晶體殘缺不完整，邊緣過于鋒利，拐角的斷開都可以導致局部電場強度增加，這些缺陷都是應該被避免的。
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一個減少ESD感應磁場的直接方式是通過選擇降低層中摻雜質的密度，用來分散相反極性的電荷更加深入的進入層內?？蛇z憾的是，這種方法影響了層阻抗(和RF性能)。一種更好的方法是在底層和集電極區(qū)域之間插入一個過渡層。這個過渡區(qū)域的摻雜質密集度要比活躍的集電極區(qū)域高，但是要比底層的低；盡管如此，它必須要足夠高到使這個過渡區(qū)在正常的工作中可以被當作一個層(圖1)。這種設計方法被運用到了BFP460中用來把ESD的容限從300V提升到1500V(具有64um2發(fā)射極區(qū)域的封裝器件)。
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