在大部分嵌入式系統(tǒng)中，處理器和現(xiàn)場可編程門陣列(FPGA)完成最繁重的工作。處理器和 FPGA通常單獨工作，如果兩種技術能夠一起出色的協(xié)同工作，將形成功能更強大的嵌入式計算平臺。

在這些系統(tǒng)中，處理器一般提供高級管理功能，而 FPGA 完成嚴格的實時操作，大量的數(shù)據(jù)處理，或者處理器不太容易支持的接口功能。

SoC FPGA 器件在一個器件中成功集成了處理器和 FPGA 體系結構。將兩種技術合并起來具有很多優(yōu)點，包括更高的集成度、更低的功耗、更小的電路板面積，以及處理器和 FPGA 之間帶寬更大的通信，等等。這一同類最佳的器件發(fā)揮了處理器與 FPGA 系統(tǒng)融合的優(yōu)勢，同時還保留了獨立處理器和 FPGA 的優(yōu)點。

與以前的器件設計相比，SoC FPGA 的功能和性能相當甚至是更好，但是減小了電路板面積，降低了功耗和系統(tǒng)成本——高達 50%以上。通過在一個硅片上集成這些技術，系統(tǒng)開發(fā)人員避免了塑料封裝的成本問題。如果設計中的 CPU 和 FPGA 使用分立的外部存儲器，那么，設計人員應該將這些合并到一個存儲器件中，進一步降低系統(tǒng)成本和功耗，減小電路板面積。處理器和 FPGA之間的信號現(xiàn)在是在同一個硅片中，它們之間通信消耗的能耗要比使用分立芯片低很多。而且，處理器和 FPGA 之間有數(shù)千路內部連接，與兩芯片解決方案相比，集成解決方案能夠有效的提高帶寬，降低延時。

嵌入式開發(fā)人員在為自己的應用選擇最佳 SoC FPGA 時，需要考慮很多設計問題和工程決定。這些選擇標準包括系統(tǒng)性能、系統(tǒng)可靠性、功耗、開發(fā)工具和未來發(fā)展路線圖等。

采用 SoC FPGA 提高系統(tǒng)性能
最終，SoC FPGA 中的系統(tǒng)性能是由能否在四個主要 SoC 功能之間高效移動數(shù)據(jù)來決定的，即處理器、FPGA 邏輯、互聯(lián)，以及片內和片外存儲器。
在各種應用中，系統(tǒng)性能主要是由數(shù)據(jù)通路性能決定的，器件應能夠以“線速”處理連續(xù)數(shù)據(jù)流，很少出現(xiàn)失速或者中斷。在這些應用中，F(xiàn)PGA 邏輯處理關鍵數(shù)據(jù)通路，而處理器對控制通路進行高級管理。處理器解釋一小部分到達數(shù)據(jù)，盡量不參與數(shù)據(jù)通路的工作。

為完成這種協(xié)調的合作，現(xiàn)代 SoC FPGA 采用了 ARM 雙核 Cortex-A9 應用處理器，集成到高級28nm FPGA 架構中。與其他應用處理器相比，Cortex-A9 非常理想的同時實現(xiàn)了低功耗、功能、帶寬和性能。

專門設計了 Cyclone V SoC 中的互聯(lián)，F(xiàn)PGA 邏輯和處理器之間的吞吐量高達 100 Gbps 以上，從而提高了系統(tǒng)性能，圖 1。FPGA 邏輯和 Cortex-A9 處理器之間的 100 Gbps 互聯(lián)保證了系統(tǒng)有足夠的互聯(lián)性能，支持大吞吐量數(shù)據(jù)流。

圖 1.Cyclone V SoC，F(xiàn)PGA 和處理器之間>100 Gbps 互聯(lián)

能夠有效的訪問片內和片外存儲器也使得 SoC FPGA 提高了系統(tǒng)性能。Cyclone V SoC 中的硬核存儲器控制器采用了復雜算法，盡可能提高您存儲器的效率。這些算法使用缺陷權重羅賓帶等復雜算法，管理會話優(yōu)先級、對命令和數(shù)據(jù)重新排序、調度未完成的會話，從而提高了存儲器帶寬。

其他的性能源自通過軟件定制存儲器控制器，與定制數(shù)據(jù)指標非常符合。
評估存儲器控制器性能時，重要的是不僅僅要關注總線寬度和速度。LMbench 等系統(tǒng)級基準測試適用于查看存儲器子系統(tǒng)的總體性能。在67MHz Cyclone V SoC 系統(tǒng)上運行 LMbench 基準測試表明，具有智能存儲器控制器的 Cyclone V SoC 的存儲器帶寬更高——比競爭 SoC 器件高出17%，而且存儲器工作頻率降低了 25%。這種在效率上的優(yōu)勢支持 Cyclone V SoC 以更低的時鐘速率實現(xiàn)更大的帶寬，降低了系統(tǒng)功耗。

采用 SoC FPGA 提高系統(tǒng)可靠性
隨著存儲器容量的不斷增長，對錯誤探測和糾正的需求已經(jīng)成為當今設計的發(fā)展趨勢。大部分現(xiàn)代系統(tǒng)包括專用硬件來幫助實現(xiàn)數(shù)據(jù)完整性。這包括糾錯碼(ECC)保護——不僅僅是存儲器控制器的一部分，而且還集成在處理器的片內存儲器、高速緩存、外設緩沖以及 FPGA 中。錯誤檢查和糾正電路使系統(tǒng)更可靠，系統(tǒng)不受意外數(shù)據(jù)錯誤或者數(shù)據(jù)損壞的影響。

存儲器保護是通常與高級處理器中的存儲器控制器相關的特性，稱之為存儲器管理單元(MMU)或者存儲器保護單元(MPU)。處理器的存儲器保護單元防止了錯誤或者非法的處理器會話讀取甚至損壞其他存儲器區(qū)。在 Cortex-A9 處理器中，ARM 的 TrustZone 技術擴展了這一保護概念，為安全敏感的系統(tǒng)提供了系統(tǒng)級方法。

使用 Cyclone V SoC，為操作系統(tǒng)和嵌入式應用軟件指定了特定的存儲器區(qū)域，而其他存儲器區(qū)域可以專門用于基于 FPGA 的功能，如圖 2 所示。通過存儲器保護，F(xiàn)PGA 主機功能不會損壞操作系統(tǒng)或者嵌入式軟件區(qū)域。

圖 2.SoC 應用中的 DDR 存儲器保護，處理器和 FPGA 共享公共的存儲器。

集成降低功耗
新電子應用對功耗的要求越來越高——不僅僅是手持式設備，而且還有汽車應用，甚至是服務器機架等，這些都有很大的功耗和散熱預算。SoC FPGA 器件是可行的解決方案，幫助嵌入式開發(fā)人員實現(xiàn)其功耗預算。
如圖 3 所示，在一片 SoC FPGA 中集成處理器和 FPGA 組件能夠把系統(tǒng)功耗降低 10%到 30%。I/O在器件之間傳送信號，通常需要較高的電壓，是應用中最耗能的組件。

圖 3.在一片 SoC FPGA 中集成處理器和 FPGA，共享外部存儲器接口，減少了高功耗的芯片間I/O 連接。

簡單的集成不但降低了功耗，Cyclone V SoC 還具有時鐘選通和調整等低功耗模式。處理器和FPGA 還有獨立的電源平面，支持應用程序完全關斷 FPGA 供電，而保持處理器工作，監(jiān)視任何中斷。

為優(yōu)化功耗，SoC 設計與電源設計的關系越來越密切。在系統(tǒng)級，電源供電設計有時候要比 SoC器件本身功耗更大。這些系統(tǒng)的難點在于怎樣在減小電源供電布局和提高供電效率之間達到均衡。有很多電源供電選擇為Cyclone V SoC 提供支持，高級 DC-DC 電源轉換器技術也為其提供支持，支持設計人員滿足嚴格的功耗預算和空間限制要求。Altera 提供 Enpirion 電源模塊新產(chǎn)品，非常適合滿足基于 SoC FPGA 的嵌入式系統(tǒng)的空間和效率限制要求。

熟悉的開發(fā)工具支持 SoC FPGA
集成了前沿 ARM 應用處理器和 FPGA 架構的新一類 SoC 器件，能夠以更低的成本，更迅速的實現(xiàn)低功耗電子產(chǎn)品，打開了新的應用空間。但是，伴隨著硬件創(chuàng)新，F(xiàn)PGA 工具、片內調試、軟件調試和分析工具也應該不斷創(chuàng)新。軟件最終決定了設計人員能否成功的使用這些器件。為實現(xiàn)更廣泛的應用，軟件開發(fā)人員必須找到合適的 SoC FPGA，掌握其特性，就像獨立處理器軟件開發(fā)那樣輕松高效的使用它們。

來自 Altera 的 SoC FPGA 由 SoC 嵌入式設計套裝(EDS)提供支持，套裝包括全套的 ARM 兼容工具包，支持在 Altera SoC 器件上開發(fā)嵌入式軟件。它包括開發(fā)工具、實用工具程序、運行時軟件，以及應用實例，幫助您迅速開始 SoC 嵌入式系統(tǒng)的固件和應用軟件開發(fā)。Altera 和 ARM 之間這種非常重要的關系導致 SoC EDS 提供了獨特的 Altera 版 ARM Development Studio 5 (DS-5?)工具包。ARM DS-5 高級多核調試功能與 FPGA 自適應功能相結合——能夠立即看到 FPGA 硬件中的改動，無縫鏈接至 Altera 的 SignalTap 邏輯分析器，這一 SoC EDS 工具包幫助嵌入式軟件開發(fā)人員獲得了前所未有的全芯片可視化和控制能力。

當調試出現(xiàn)問題時，開發(fā)團隊必須能夠確定這是硬件還是軟件問題。支持 Altera SoC FPGA 的工具實現(xiàn)了處理器子系統(tǒng)和 FPGA 子系統(tǒng)之間代碼和波形的交叉觸發(fā)，或者從波形到代碼的觸發(fā)，很容易找到導致這些問題的原因。結果，開發(fā)團隊能夠找到并跟蹤系統(tǒng)中某一狀態(tài)是怎樣出現(xiàn)的，為什么出現(xiàn)。交叉觸發(fā)、跟蹤和全局時間戳是 IP 驗證、定制驅動開發(fā)以及工程中系統(tǒng)集成部分非常重要的特性。

除了找到故障位置之外， SoC EDS 還幫助嵌入式系統(tǒng)開發(fā)人員知道系統(tǒng)為什么會進入這種故障狀態(tài)，是怎樣進入的。ARM 系統(tǒng)跟蹤模塊(STM)支持跟蹤基于 CPU 的軟件事件。當系統(tǒng)執(zhí)行時，應用軟件可以發(fā)出硬件和軟件事件“探測”信號，以監(jiān)視系統(tǒng)行為，深入探查其工作。在“FPGA自適應”調試環(huán)境中，STM 支持 CPU 和 FPGA 域的事件監(jiān)視，不要求系統(tǒng)停止工作。

未來的 SoC FPGA 路線圖

當選擇 SoC FPGA 時，必須確定供應商的產(chǎn)品路線圖.如圖 4 所示，從長期看，這將保持您的系統(tǒng)競爭力，支持軟件前向移植。開始時，所有硅片發(fā)展路線圖的基礎都是硅片工藝技術。目前Altera 提供的 Cyclone V 和 Arria V SoC 采用了 28 nm 低功耗工藝制造，幫助工業(yè)、汽車、醫(yī)療和通信等對功耗要求較高的應用降低了功耗。

Altera 的下一代 Arria 10 SoC 優(yōu)化了中端應用的性能，提高了功效，減小了外形封裝，降低了成本，適合多種中端無線基礎設施、廣播、軍事，以及計算機和存儲應用。Arria 10 SoC 基于 TSMC的 20 nm 工藝技術，結合了雙核 Cortex-A9 處理器系統(tǒng)和業(yè)界領先的可編程邏輯技術。實現(xiàn)雙核Cortex-A9 處理器系統(tǒng)簡化了第一代 SoC FPGA 的軟件移植，尺寸更小的工藝技術將性能提升至1.5 GHz。

在先進通信、軍事和數(shù)據(jù)中心應用中，第三代 Stratix 10 SoC 將進一步突破性能和帶寬。Stratix 10SoC 基于 Intel 14nm 三柵極工藝技術，具有 64 位四核 ARM Cortex-A53 處理器。Cortex-A53 支持32 位兼容模式，如果需要，很容易實現(xiàn)現(xiàn)有軟件的移植。

圖 4.Stratix 10 SoC 是 Altera 的第三代 SoC，采用 Intel 的 14 nm 三柵極工藝技術，集成了四核Cortex-A53 處理器。

SoC FPGA 是功能強大的新一類可編程器件，適用于多種電子設計。最流行的商用器件集成了標準 ARM 雙核 Cortex-A9——具有豐富的外設、片內存儲器、高速內部互聯(lián)體系結構、分層片內存儲器，還有前沿的 FPGA 架構。創(chuàng)新軟件設計和調試工具支持開發(fā)人員同時查看并交叉觸發(fā)芯片的兩部分(處理器和 FPGA)組成。市場上的這些器件表面上看起來非常相似，但實際上底層體系結構卻不盡相同。