討論s3c2440的時鐘與DMA
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由這個表可以看出來時鐘源的選擇是在引導的時候由OM[3:2]引腳決定的。
如圖，剛上電一小段時間后，F(xiàn)CLK=晶振時鐘，等待4個時鐘周期后，PLL鎖存有效，自動插入一段PLL Lock Time，即PLL鎖定時間，此時，F(xiàn)CLK停止震蕩，CPU停止工作，Lock time的長短由寄存器LOCKTIME設(shè)定。PLL Lock Time之后，MPLL輸出正常，CPU工作在新的FCLK下。
有兩個PLL，一個是MPLL，一個是UPLL。MPLL分頻得到FCLK（用于CPU），HCLK（用于AHB BUS），PCLK（用于APB BUS）。UPLL產(chǎn)生UCLK給USB提供48M或96M時鐘。上邊的是s3c2440a的體系結(jié)構(gòu)圖，最上邊的是CPU wrapper，也就是CPU核，中間的AHB BUS相當于系統(tǒng)總線，APB相當于IO總線。中間的Bridge相當于康柏（Compaq）公司提出的南橋。這個Bridge的作用就是連接高速和低速總線。這種結(jié)構(gòu)類似于：
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