【電源電路】

硬件電路，關于【LM117】

LM117的輸出電壓的范圍是1.25-37v連續(xù)可調(diào)，最大電流1.5A，三端可調(diào)線性穩(wěn)壓電路 ；

（這里不明白c9和c18這兩個極性電容的作用）

【復位電路】

MAX811（4引腳的電壓監(jiān)視器）

引腳功能：

分析復位電路

引腳1——GND

引腳4——3.3v的VCC

（這里VCC和GND之間的104電容，是去耦電容，以后會經(jīng)常遇到；一是作為集成電路的蓄能電容；二是濾除該器件產(chǎn)生的高頻噪聲，切斷其功能回路傳播的通路；三是防止電源攜帶的噪聲對電路構成干擾）

引腳2——低電平復位有效輸出，這是內(nèi)部系統(tǒng)的軟件復位；

引腳3——手動復位，也就是外部的復位按鈕 ；

整個電路還算比較簡單 ；

【系統(tǒng)的時鐘】

S3C2440A時鐘控制邏輯通過外接晶振，給整個芯片提供三種時鐘

FCLK：用于CPU核

HCLK：用于AHB（Advanced High Performance Bus）總線設備：CPU核、存儲器控制、中斷控制器、LCD控制器、DMA和USB主機模塊等

PCLK：用于APB（Advanced Peripheral Bus）外圍設備：WATCHDOG、IIS、IIC、PWM定時器、MMC接口、ADC、UART、GPIO、RTC和SPI等

mini2440開發(fā)板外接晶振頻率Fin為12MHz，需要通過時鐘控制邏輯PLL提高系統(tǒng)時鐘

【關于PLL】

S3C2440A有兩個PLL（MPLL：用于設置FCLK、HCLK、PCLK UPLL：專用于USB設備）

PLL參數(shù)推薦值

CLKDIVN寄存器：分頻系數(shù)寄存器（用于設置FCLK，HCLK，PCLK三者的比例）

【S3C2440A系統(tǒng)時鐘需要經(jīng)歷下面步驟的設置】

*確認外部輸入晶振頻率Fin

*確定系統(tǒng)輸出時鐘頻率FCLK

*對照PLL值推薦參數(shù)表，找到一租MDIV、PDIV和SDIV，設置MPLLCON

*設置UPLLCON

*確定FCLK、HCLK、PCLK比例系數(shù)，設置時鐘分頻系數(shù)寄存器CLKDIVN，從而確定當前系統(tǒng)下FCLK、HCLK、PCLK的頻率值；

【GPIO】

S3C2440A包含GPA-GPJ共9組端口

大部分管腳都是復用的，可通過相應的寄存器配置I/O模式

（GPA對應的控制寄存器：GPACON、GPADAT）

（GPB對應的控制寄存器：GPBCON、GPBDAT、GPBUP）

所謂復用：大部分I/O可以被配置為輸入、輸出模式還是其他特殊功能，且可以選擇是否內(nèi)部上拉 ；

GPIO的操作：

GPxCON—用于選擇工作模式

GPxDAT—用于選擇讀/寫數(shù)據(jù)（高低電平寫數(shù)據(jù)01）

GPxUP—用于確定是否使用上拉電阻