1）UCS

時鐘如同處理器的心臟，每一個周期就是心臟的一次脈動。以前使用其他處理器時，只需要選擇合適頻率的晶體，接在XT1和XT2兩端，再加兩個電容就可以了。而MSP430F5418的時鐘系統(tǒng)略顯復(fù)雜，容易讓剛開始接觸它的人一頭霧水。5418的時鐘設(shè)置由UCS（Unified Clock System）來管理，使用起來比較靈活，其結(jié)構(gòu)如圖

所示。

UCS模塊有XT1CLK和XT2CLK兩個外部時鐘源，以及VLOCLK、REFOCLK和DCOCLK（DCOCLKDIV是DCOCLK的分頻輸出）三個內(nèi)部時鐘源。其中XT1CLK、REFOCLK和XT2CLK可以作為FLLREFCLK輸入到FLL單元來改變DCO的輸出。所有這些時鐘源經(jīng)分頻后都可以作為MCLK、SMCLK和ACLK輸出。

下面是一個UCS設(shè)置的例子，使用32768Hz的內(nèi)部時鐘源REFOCLK，并通過FLL倍頻使MCLK為16.384MHz。

void UCS_Init(void)
{
UCSCTL3 |= SELREF__REFOCLK; //選取REFOCLK作為FLLREFCLK

__bis_SR_register(SCG0); //禁止FLL
UCSCTL0 = 0x0000;
UCSCTL1 = DCORSEL_6;
UCSCTL2 = FLLD_1 + 499;//將REFOCLK 500倍頻到16.384MHz
__bic_SR_register(SCG0); //使能FLL
UCSCTL5 |= DIVS__32; // SMCLK 32分頻后輸出
UCSCTL4 |= SELA__REFOCLK; //選取REFOCLK為ACLK
do
{//清除時鐘錯誤標(biāo)志位
UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + XT1HFOFFG + DCOFFG);
SFRIFG1 &= ~OFIFG; //清除時鐘錯誤中斷標(biāo)志
} while (SFRIFG1 & OFIFG); //等待時鐘穩(wěn)定
}

2）SPI

在進(jìn)行SPI接口的設(shè)置時，如果處理器作為主器件，那么一定要根據(jù)從器件的時序確定正確的時鐘相位和時鐘極性。如果使能了SPI的發(fā)送中斷，需要注意的一點是，在發(fā)送第一個字節(jié)來啟動整個發(fā)送過程時，該字節(jié)的發(fā)送不是瞬間的，需要等待一定的時間，以UCB1為例即：

UCB1TXBUF = data;
while (UCB1STAT & UCBUSY); //等待data發(fā)送完畢

3）UART

通過串口調(diào)試助手向UART發(fā)送數(shù)據(jù)時，如果使能了接收中斷，那么每接收一個字符都會觸發(fā)一次中斷，兩次中斷之間程序是會回到主程序繼續(xù)執(zhí)行的。如何判斷接收數(shù)據(jù)的結(jié)束？一種方法是固定指令的長度，以長度來界定；另一種更常用的方法是設(shè)計一定的通信協(xié)議來針對不定長的指令，如把每個指令都封裝成幀，給其加上特定的幀頭、幀尾。

4）RTC

MSP430F5418的RTC在日歷模式下存在BUG，直接對日期及時間寄存器賦值經(jīng)常會不成功。解決的方法是讀寫日期和時間寄存器時使用TI公司在RTC_Workaround中給出的例程。

5）其他

設(shè)計中應(yīng)盡量避免中斷嵌套，中斷服務(wù)程序中的代碼量盡量少。