摘要：基于FPGA設計了一高速數字下變頻系統(tǒng)，在設計中利用并行NCO和多相濾波相結合的方法有效的降低了數據的速率，以適合數字信號處理器件的工作頻率。為了進一步提高系統(tǒng)的整體運行速度，在設計中大量的使用了FPGA中的硬核資源DSP48。Xilinx ISE14.4分析報告顯示，電路工作速度可達360MHz。最后給出了在Matlab和ModelSim中仿真的結果，驗證了各個模塊以及整個系統(tǒng)的正確性。

數字下變頻(Digital Down Conversion，DDC)是軟件無線電系統(tǒng)的關鍵模塊之一，其可將高頻數據流信號變成易于后端數字信號處理器(Digital Signal Processor，DSP)設備實時處理的低頻數據流信號。在數字下變頻實現中，隨著信號采樣率的不斷提高，數據率也會相應的提高，但是實際應用中隨著數據速率的不斷提高，數據處理器件(如FPGA)的處理速度會無法滿足要求而不能正常工作，從而帶來了數字信號處理的瓶頸問題。本設計就是以多路并行NCO技術為基礎，研究了如何在FPGA中用多路并行采樣數據的方式來解決數據處理器件無法提供高速率的匹配信號的問題，并給出了高速DDC實現的架構和仿真結果。

1 數字下變頻基本原理

數字下變頻主要由頻譜搬移和抽取兩部分組成，如圖1所示，其中頻譜搬移包含數控振蕩器(Numerically Controlled Oscillators，NCO)、乘法器和低通濾波器(LPF，Low Pass Filter);抽取包含抽取濾波器(LPF2)和D倍的抽取，LPF2是為了限制信號的頻譜，以免抽取后發(fā)生混疊。

模擬信號經過A/D轉換后分成兩路信號，一路信號和NCO輸出的正弦信號相乘(同相分量)，一路和NCO輸出的余弦信號相乘(正交分量)，之后經過低通濾波器(LPF1)將高頻分量濾除，然后信號經過抽取濾波以降低速率，最終輸出的兩路信號就可以送往后續(xù)的數字信號處理器中做進一步的處理。

2 高速DDC系統(tǒng)設計

文中設計了一種基于并行NCO的高速DDC，可大大降低對FPGA處理速度的要求，其實現如圖2所示，該系統(tǒng)主要由換向器、并行NCO、乘法器模塊和兩個多相FIR濾波器組成。換向器右側的所有電路都是工作在Fs/4的時鐘頻率上，換向器將速率為Fs，16 bit的數據變成4路Fs/4，16 bit的數據。對于輸入速率要求較高的場合(例如，速率超過500M)，對于輸入接口需要用到Xilinx的硬件原語IDDR。

換向器將一路高速率數據分成四路低速率數據輸出，并行NCO的輸出頻率和起始相位受FL控制，分別輸出8路正余弦數據，乘法器模塊實現NCO輸出數據和四路低速率數據的相乘，輸出四路正交分量和四路同相分量，之后將這8路數據送入低通濾波器中進行濾波處理，最后將同相分量和正交分量分別輸出。

2.1 并行NCO設計

NCO是用來產生載波cosωct和sinωct的部件。

假設NCO的多相分解路數為D，我們可以將x(n)寫為如下形式：

由式(1)和式(2)可以看出，經過多相分解之后，數據由原來一路x(n)變?yōu)榱薉個支路，假設x(n)的采樣率為fs，那么多相分解后，每個支路的采樣率為fs/D，即每一條支路上數據速率變?yōu)閒s/D，相比原來一路x(n)的情況，數據到來的速率慢了D倍。

圖1中，一路x(n)的采樣率為，fs，那么NCO的輸出載波相位的速率也必須是fs。假設NCO輸出給上面支路的余弦信號為xLC(n)，NCO輸出給下面支路的正弦信號為xLS(n)，假設xLC(n)和xLS(n)的初始相位都為0，其頻率都為fL，我們以xLC(n)為例來說明。未采樣之前的模擬信號為

xLC(t)=cos(2πfLt)

經過ADC采樣，變成數字信號后，用nTs代替上式中的t，得到

由式(4)可以看出，多相分解之后，雖然每個支路的采樣率，即數據到來的速率變慢了D倍，但是每個支路NCO輸出的頻率仍然是fL。我們還需要進一步降低NCO的輸出本振信號頻率，因為通常情況下，利用NCO產生本振信號需要使用一個主時鐘fclk，這個主時鐘fclk必須是FPGA可以穩(wěn)定運行的時鐘，其頻率不可能太高，而且，實際應用中，NCO輸出的本振信號的頻率不能超過主時鐘fclk。因此無法直接產生所需要的輸出頻率，但是，我們可以利用三角函數的轉換關系，間接的產生。本文所設計的NCO采用如圖3所示的結構。

2.2 多相FIR濾波器的設計

低通濾波器主要是用來對信號進行整形濾波并除去信號中的噪聲。本設計利用DSP48系列IP核來構成低通濾波器。Xilinx公司提供了兩種利用DSP48構建FIR濾波器的方法，分別為Addr Tree和Addr Cascade，考慮到速度問題，本設計使用Addr Tree的設計方法，使用該方法，在Kintex7系列FPGA上其速率超過650 MHz。

假設H(z)對應的沖擊響應h(n)的長度為N，且N能被D=4整除(以D=4為例)，則四路濾波器輸出分別為：

3 仿真及驗證

根據系統(tǒng)設計的要求，我們利用Matlab軟件對整個的數字下變頻系統(tǒng)進行了建模仿真，并使用Verilog硬件描述語言在Xilinx的kintex7系列FPGA上實現了該數字下變頻器。為了更好的驗證該下變頻器的設計，我們利用Matlab建模的上變頻系統(tǒng)產生該下變頻器的輸入激勵，如圖4所示為上變頻系統(tǒng)的輸入波形。圖5為Matlab建模仿真得到的數字下變頻器I、Q兩路的輸出信號波形。圖6為利用Modelsim仿真得到的輸出結果，NCO本振頻率(CLK)為320 MHz，輸入信號跳變頻率(FL)分別為50 MHz、150 MHz、250 MHz、350 MHz以及450 MHz，P_out_I1和P_out_Q1分別為混頻后四相I、Q信號中的一路，I_out和Q_out為經過多相濾波后最終的輸出波形。從Matlab和ModelSim的仿真波形可以很直觀的看出我們設計的數字下變頻器與理論相符，輸出結果正確，達到了預期的設計目的。

4 結論

在設計數字下變頻n系統(tǒng)中，提高處理速度是很關鍵的一部分，本設計首先利用多相結構，將數據分為D路，把每一路的數據速率降成原來的D分之一。在設計低通濾波器和乘法器模塊時充分利用了Kintex7上的硬核資源DSP 48，大幅度的提高了電路的處理速度。利用Xilinx的ISEl4.4工具進行綜合、布局、布線后的時序報告顯示，該電路最高工作速度可達360 MHz，充分顯現了此設計的速度優(yōu)勢。由于該數字下變頻器是基于FPGA實現的，且具有很高的工作速度，可用它來代替大多數的專用數字下變頻芯片，它能夠滿足大多數通信系統(tǒng)中接收機對數字下變頻器處理速度、處理帶寬以及濾波性能的要求，可廣泛應用于數據采集、軟件無線電等領域中，具有較高的實用價值。