本文中的FPGA設(shè)計平臺選用Altera公司的StratixⅣ芯片EP4SGX230KF40C4ES，開發(fā)工具使用Quartus II和Modelsim對其進行功能仿真并觀察仿真結(jié)果。

圖3所示為該設(shè)計的RTL級電路，從圖中可以看出，電路共有3個輸入信號：使能信號en，復(fù)位信號rst_n，時鐘信號clk。該電路的核心是計數(shù)器模塊和ROM表模塊。ROM表模塊的實現(xiàn)使用Altera內(nèi)部的LPM_ROM IP核。電路工作時，由計數(shù)器cnt產(chǎn)生地址信號，送給ROM表中進行尋址，在輸出端就可以產(chǎn)生數(shù)字高斯白噪聲序列。

利用Modelsim仿真工具進行仿真，可以觀察到輸出的高斯白噪聲序列，仿真結(jié)果如圖4所示。

將輸出序列改成模擬形式，可以看到產(chǎn)生的數(shù)字高斯白噪聲的波形，如圖5所示。

4 結(jié)論

本設(shè)計實現(xiàn)的高斯白噪聲發(fā)生器電路，工作穩(wěn)定，并且在PC主控端可以根據(jù)不同要求，通過改變均值方差和種子值，從而得到服從正態(tài)分布統(tǒng)計特性的不同樣本，進而得到不同種類和滿足不同特性的噪聲。實驗結(jié)果產(chǎn)生的高斯白噪聲符合噪聲隨機性和統(tǒng)計特性的要求，本設(shè)計可以應(yīng)用在有源干擾機的工程實踐中，有比較好的實用特性。