4 測(cè)試結(jié)果
QuartusⅡ6．0是Altera FPGA／CPLD的綜合性集成設(shè)計(jì)平臺(tái)。該平臺(tái)集成了設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計(jì)流程所需的工具。Verilog HDL程序在QuartusⅡ6．O環(huán)境下編譯、仿真和下載，板級(jí)標(biāo)簽經(jīng)過總體設(shè)計(jì)、PCB板設(shè)計(jì)與實(shí)現(xiàn)、代碼設(shè)計(jì)、仿真與下載，以及系統(tǒng)調(diào)試后，能夠與支持ISO18000-6C標(biāo)準(zhǔn)的讀寫器(Cetc7 Rlid Reader V 1．O)進(jìn)行通信，快速準(zhǔn)確地收發(fā)信息，并實(shí)現(xiàn)防沖突功能。圖3顯示板級(jí)標(biāo)簽能夠解碼來自閱讀器的命令信息，在狀態(tài)機(jī)的控制下，正確地輸出FM0編碼信號(hào)。圖4顯示板級(jí)標(biāo)簽能夠支持ISO18000-6C標(biāo)準(zhǔn)的閱讀器正確讀取(讀取到的EPC碼與標(biāo)簽一致)，讀取效果良好(73次／10 s)，讀取性能穩(wěn)定。測(cè)試表明，板級(jí)標(biāo)簽?zāi)軌驅(qū)崿F(xiàn)ISO18000-6C標(biāo)準(zhǔn)中的讀寫功能，標(biāo)簽工作性能穩(wěn)定，可靠性都能達(dá)到預(yù)期的效果。

5 結(jié) 語
根據(jù)ISO18000-6C標(biāo)準(zhǔn)，采用EP1C6Q240FPGA以及模擬射頻分立元件，經(jīng)過總體設(shè)計(jì)、PCB板設(shè)計(jì)與實(shí)現(xiàn)、代碼設(shè)計(jì)、仿真與下載，以及系統(tǒng)調(diào)試后，完成了基于FPGA的板級(jí)標(biāo)簽的軟、硬件設(shè)計(jì)與實(shí)現(xiàn)。該系統(tǒng)通過測(cè)試，已能夠正常工作，讀寫性能優(yōu)異，并實(shí)現(xiàn)了防沖突功能。在此基礎(chǔ)上可以進(jìn)一步提高其安全性和可靠性，所設(shè)計(jì)的標(biāo)簽數(shù)字電路RTL代碼能夠直接應(yīng)用到標(biāo)簽芯片開發(fā)中，為下一步設(shè)計(jì)出符合該標(biāo)準(zhǔn)的電子標(biāo)簽芯片提供了有力的保證。