2、系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

　　實(shí)現(xiàn)圖 2 的基于視覺(jué)的汽車(chē)主動(dòng)安全系統(tǒng)，數(shù)據(jù)的存儲(chǔ)和傳輸是一個(gè)主要的問(wèn)題，尤其是對(duì)于汽車(chē)主動(dòng)安全這樣的實(shí)時(shí)性要求非常高的應(yīng)用背景。如何在最短的時(shí)間內(nèi)，由原始采集到的圖像數(shù)據(jù)，經(jīng)過(guò)一系列的存儲(chǔ)器數(shù)據(jù)搬移及信號(hào)處理過(guò)程，獲得最終的對(duì)道路的理解判斷，并對(duì)車(chē)輛是否跑偏做出正確的決策，是本系統(tǒng)主要的實(shí)現(xiàn)目標(biāo)。本文將依據(jù)數(shù)據(jù)在系統(tǒng)中的“流動(dòng)”順序?qū)Ρ鞠到y(tǒng)進(jìn)行詳細(xì)的介紹。

2.1、數(shù)據(jù)采集模塊

　　在本系統(tǒng)中，圖像數(shù)據(jù)是主要的傳感器信號(hào)，獲得高質(zhì)量的圖像數(shù)據(jù)對(duì)后期的處理和功能的實(shí)現(xiàn)具有較大的意義。但是對(duì)于實(shí)際的應(yīng)用環(huán)境，由于天氣、光照等因素的影響，甚至是一系列特殊情況的出現(xiàn)，一般的圖像傳感器在各種條件下難以具有較好的魯棒性。為了較好的適應(yīng)各種道路和天氣狀況，保證駕駛的安全性，我們采用了適合道路使用的CMOS 數(shù)字?jǐn)z像頭芯片自主開(kāi)發(fā)了視覺(jué)采集模塊，該攝像頭芯片通過(guò)159 位SPI 控制字可完全編程控制，較好的實(shí)現(xiàn)對(duì)曝光時(shí)間、增益和噪聲等的調(diào)節(jié)。同時(shí)，該攝像頭芯片采用了一種多斜率的曝光模式輸出，在不同的曝光模式下，控制曝光的時(shí)間也是不一樣的，保證在光照過(guò)強(qiáng)或者光照條件非常弱的情況下，都可獲得較好的圖像。

　　對(duì)于攝像頭芯片的SPI 控制，本文為了自適應(yīng)的調(diào)整在不同背景下的工作模式，由DSP根據(jù)最后對(duì)圖像的理解和判斷的結(jié)果，給予FPGA 一定的通信信號(hào)完成對(duì)攝像頭芯片的頂層的系統(tǒng)級(jí)的控制，而底層的真正的SPI 控制字的修改和調(diào)整則由FPGA 來(lái)完成，這樣可避免SPI 的工作頻率和DSP 外部總線(xiàn)頻率的不一致而導(dǎo)致的DSP 工作效率的浪費(fèi)，而FPGA來(lái)完成這樣的工作則比較容易。

2.2、數(shù)據(jù)傳輸、存儲(chǔ)模塊

　　在本系統(tǒng)中，從前端的圖像采集模塊，到最后的報(bào)警信號(hào)的輸出，數(shù)據(jù)是不停的在FPGA、SDRAM 及DSP 之間進(jìn)行傳輸和搬移，接下來(lái)主要討論如何在這三者之間進(jìn)行高速有效的搬移和處理，這也正是本文的主要模塊。系統(tǒng)中的數(shù)據(jù)流程主要有以下幾個(gè)方面：

　　Ⅰ、在 FPGA 中經(jīng)過(guò)預(yù)處理的圖像數(shù)據(jù)，首先必須存儲(chǔ)到主存儲(chǔ)芯片SDRAM 中，這是后端高層處理的基礎(chǔ)。

　?、颉SP從SDRAM中讀取最新的圖像數(shù)據(jù)進(jìn)行處理，并將處理的中間結(jié)果存于SDRAM中，這樣的讀寫(xiě)過(guò)程很可能是循環(huán)進(jìn)行的，SDRAM 的分塊存儲(chǔ)特性正適合這樣的性能要求。

　?、蟆榱讼到y(tǒng)調(diào)試的方便，很可能要求顯示中間處理的結(jié)果，因此我們?cè)?FPGA 上掛接了一塊顯示調(diào)試模塊，調(diào)試時(shí)FPGA 可從SDRAM 中讀取中間的處理結(jié)果進(jìn)行顯示。

　?、簟⑦€有一種情況，某些情況下我們可能要求 DSP 和FPGA 之間直接進(jìn)行圖像數(shù)據(jù)的傳輸，這也是我們必須考慮的范疇。

　　綜合上面的種種可能情況，考慮我們采用的 DSP 芯片同時(shí)支持FIFO 和SDRAM 芯片的無(wú)縫連接，我們?cè)O(shè)計(jì)了圖3 的數(shù)據(jù)傳輸方案：

首先，前端的采集模塊輸出的圖像數(shù)據(jù)是 8 位的，而對(duì)于我們采用的SDRAM 存儲(chǔ)芯片和DSP 處理芯片，數(shù)據(jù)總線(xiàn)都是64 位的。為了不造成資源的浪費(fèi)，在FPGA 對(duì)圖像進(jìn)行預(yù)處理的過(guò)程中，我們同時(shí)將8 位的圖像數(shù)據(jù)拼接成64 的數(shù)據(jù)輸出，這樣可充分利用系統(tǒng)的資源。

　　其次，在 FPGA 中經(jīng)過(guò)一系列并行預(yù)處理的圖像數(shù)據(jù)，存儲(chǔ)于FPGA 內(nèi)部開(kāi)辟的FIFO中。FPGA 給出握手信號(hào)，通知DSP 可以開(kāi)始由FIFO 向SDRAM 傳輸數(shù)據(jù)，數(shù)據(jù)的傳輸過(guò)程則完全由DSP 通過(guò)EDMA 傳輸方式來(lái)控制完成。當(dāng)核心處理器DSP 完成當(dāng)前操作的情況下，再?gòu)腟DRAM 中讀入最新的數(shù)據(jù)進(jìn)行處理，這可充分利用DSP 芯片豐富的外設(shè)資源。

　　同時(shí)，由圖 3 的數(shù)據(jù)流圖我們發(fā)現(xiàn)數(shù)據(jù)在由FPGA 向SDRAM 傳輸?shù)倪^(guò)程中，相對(duì)于DSP 來(lái)說(shuō)，F(xiàn)PGA 中開(kāi)辟的用來(lái)存儲(chǔ)數(shù)據(jù)的FIFO 模塊和外部主存儲(chǔ)器SDRAM 模塊是掛接于DSP 上的相同的地址總線(xiàn)和數(shù)據(jù)總線(xiàn)上的，在這種源設(shè)備和目的設(shè)備掛接于相同外部總線(xiàn)上的傳輸形式下，我們采用的DSP 芯片支持一種優(yōu)化的EDMA 傳輸模式－PDT 傳輸，它優(yōu)化了數(shù)據(jù)的傳輸過(guò)程，使得DSP 的EDMA 傳輸模式可在數(shù)據(jù)不經(jīng)過(guò)DSP 內(nèi)的緩存區(qū)的情況下，直接由源設(shè)備FIFO 傳輸?shù)侥康脑O(shè)備SDRAM 中，從而可在一個(gè)周期內(nèi)完成數(shù)據(jù)的傳輸。相比于傳統(tǒng)的傳輸模式，先由FPGA 傳輸?shù)紻SP 內(nèi)部的緩存區(qū)，再由DSP 寫(xiě)入到SDRAM 中，PDT 傳輸模式基本上可縮短一半的數(shù)據(jù)傳輸時(shí)間，對(duì)于像圖像這樣的大容量數(shù)據(jù)傳輸來(lái)說(shuō)，是具有非常大的意義的。