多路寫(xiě)信號(hào)處理電路在QuartusII9.0環(huán)境下的仿真結(jié)果如圖7所示，圖中sgg為輸入的單路寫(xiě)信號(hào)脈沖，wrout為輸出的多路寫(xiě)信號(hào)[6-7]。

3 AVR數(shù)據(jù)采集
3.1 FIFO地址譯碼電路
　CY7C433芯片的數(shù)據(jù)寬度為9 bit,因而本系統(tǒng)中采用了4片F(xiàn)IFO芯片進(jìn)行擴(kuò)展。AVR的數(shù)據(jù)總線(xiàn)位寬為8 bit，為了降低外圍電路的復(fù)雜性，每個(gè)FIFO芯片只用其中的8位，在讀取時(shí)按照從高8位到低8位的順序進(jìn)行數(shù)據(jù)讀取。因此，共需要4個(gè)讀信號(hào)才能將一個(gè)數(shù)據(jù)完整地讀入AVR中。數(shù)據(jù)的讀取方式為，給每個(gè)FIFO芯片配置一個(gè)唯一的數(shù)據(jù)地址，數(shù)據(jù)按址讀取。為此本文設(shè)計(jì)了相應(yīng)的FIFO讀信號(hào)地址譯碼電路，輸出信號(hào)控制FIFO芯片的讀信號(hào)使能端。首先地址信號(hào)通過(guò)一個(gè)2-4譯碼器進(jìn)行譯碼,譯碼結(jié)果與寫(xiě)信號(hào)同步后輸出即得到4個(gè)FIFO芯片的讀使能信號(hào)。
3.2 數(shù)據(jù)采集程序流程圖
　綜合前文所有的分析說(shuō)明，編寫(xiě)了AVR＋CPLD＋FIFO信號(hào)的C語(yǔ)言程序，圖8是程序流程圖。該程序中包含了FIFO清零、采集周期啟?？刂?、FIFO狀態(tài)判斷、數(shù)據(jù)來(lái)源分析、數(shù)據(jù)有效性判斷等多個(gè)子項(xiàng)，最終采集得到一個(gè)掃描周期的準(zhǔn)確、有效的數(shù)據(jù)以供后續(xù)電路進(jìn)行處理。通過(guò)試驗(yàn)證明，程序達(dá)到了預(yù)期目的。

　本文對(duì)激光掃描車(chē)身坐標(biāo)測(cè)量系統(tǒng)的數(shù)據(jù)采集部分進(jìn)行了深入研究，設(shè)計(jì)了基于“AVR+FIFO+CPLD”的數(shù)據(jù)采集及處理模塊；解決了當(dāng)多路信號(hào)有數(shù)據(jù)同時(shí)傳輸時(shí)，如何將數(shù)據(jù)完整地寫(xiě)入FIFO的問(wèn)題，實(shí)現(xiàn)了數(shù)據(jù)的有效采集；編寫(xiě)了完整的CPLD控制程序和AVR數(shù)據(jù)采集程序，為準(zhǔn)確測(cè)量待測(cè)點(diǎn)的坐標(biāo)提供了可靠的數(shù)據(jù)來(lái)源。
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