可編程邏輯器件MachXO2具有特定功能的架構(gòu)，支持7:1 LVDS接口。這些特性包括高性能的LVDS I/O緩沖器、雙數(shù)據(jù)速率(DDR)I/O寄存器，匹配邏輯和具有專用3.5時鐘分頻器的高精度鎖相環(huán)。這些特性和功能提供了一套完整的解決方案。MachXO2器件提供了多達(dá)21個數(shù)據(jù)通道。圖2顯示了接收器和發(fā)送器的四個數(shù)據(jù)通道。

　　圖2 在MachXO2中的接收器和發(fā)送器

　　在此圖中，MachXO2器件的接收模塊接收四個數(shù)據(jù)通道，以及通過LVDS I/O緩沖器的時鐘。這些緩沖器可以運行高達(dá)303兆赫(606 Mbps)，支持高分辨率，顯示刷新速率高達(dá)85 MHz的像素速率(SXGA)。 PLL是用3.5乘以時鐘。然后通過一個低偏移邊緣的時鐘網(wǎng)至DDR捕獲寄存器來分配較快的移相時鐘(ECLK)。LVDS的數(shù)據(jù)送入具有7:1匹配功能的DDR寄存器。這個匹配使得I/O數(shù)據(jù)與高速EDGE時鐘(ECLK)解多路復(fù)用，然后至較慢速度的FPGA時鐘頻率(SCLK)。

　　這個7:1 LVDS的解決方案包括自動對齊PLL輸出時鐘到最佳位置，用于對輸入LVDS數(shù)據(jù)流采樣，為自動對齊可編程邏輯器件的時鐘至輸入數(shù)據(jù)字添加邏輯。這些“軟”的邏輯與“硬”資源相呼應(yīng)，提供完整的顯示接口解決方案。

　　MachXO2 PLD的發(fā)送模塊接收28位并行數(shù)據(jù)和快速的DDR時鐘(ECLK)。并行數(shù)據(jù)送入到具有7:1匹配功能的顯示I / O邏輯單元。匹配功能使得具有低速系統(tǒng)時鐘(SCLK)的輸入數(shù)據(jù)復(fù)用至更高速度的DDR輸出邊緣時鐘速率(ECLK)。

　　總結(jié)

　　用許多圖像源(幾個攝像機)來增加數(shù)字內(nèi)容，后座顯示屏和導(dǎo)航系統(tǒng)正在進(jìn)入主流市場。

　　在圖像應(yīng)用方面，由于成本和功耗的優(yōu)勢，預(yù)計7:1 LVS接口將依然流行，例如車載信息娛樂系統(tǒng)。

　　MachXO2器件可以部署在汽車輔助駕駛系統(tǒng)來管理來自攝像機的圖像的顯示和操作(縮放，旋轉(zhuǎn)等)。MachXO2器件可以從一臺攝像機到其他攝像機顯示圖像之間進(jìn)行動態(tài)切換，或?qū)烧呓M合在一起。