測(cè)量結(jié)果表明該系統(tǒng)的最大測(cè)量不確定度為± 0. 4°，基本滿足了預(yù)期≤0. 5°的設(shè)計(jì)要求。主要誤差源是ADuC7128 內(nèi)部計(jì)數(shù)器只能進(jìn)行整數(shù)計(jì)數(shù)，而引起的± 1 的計(jì)數(shù)誤差，該誤差可以采用多次測(cè)量求平均值的軟件方法進(jìn)行修正。同時(shí)，兩路信號(hào)通道內(nèi)部硬件電路結(jié)構(gòu)存在差異，也是造成測(cè)量誤差的原因，解決此類誤差只能在設(shè)計(jì)對(duì)稱結(jié)構(gòu)的硬件電路時(shí)，盡量選用相同的元器件。

　　4 結(jié)論

　　該系統(tǒng)能夠完成輸入信號(hào)在0 ～ 10 MHz范圍內(nèi)的相位測(cè)量，測(cè)量分辨率可達(dá)0. 1°，通過(guò)使用ADuC7128 芯片內(nèi)部DDS 模塊，節(jié)省了硬件成本，同時(shí)也降低了電路設(shè)計(jì)的復(fù)雜性，增加了系統(tǒng)的可靠性。試驗(yàn)表明，該系統(tǒng)設(shè)計(jì)方案可行、測(cè)量結(jié)果準(zhǔn)確。如果直接選擇主頻較高的微處理器或者通過(guò)時(shí)鐘倍頻的方法提高計(jì)數(shù)脈沖速度，在此設(shè)計(jì)方案基礎(chǔ)上，就能夠進(jìn)一步拓寬相位測(cè)量的頻帶。