摘要：給出一種具有多種觸發(fā)功能的可編程高速數(shù)據(jù)采集模塊的設(shè)計方法。模塊可以動態(tài)設(shè)置觸發(fā)窗長度、觸發(fā)點電平、觸發(fā)極性和觸發(fā)模式；依據(jù)觸發(fā)字與存儲在FIFO中的A／D轉(zhuǎn)換數(shù)據(jù)比較確定觸發(fā)位置，并根據(jù)設(shè)置的預(yù)觸發(fā)深度實現(xiàn)對A／D轉(zhuǎn)換數(shù)據(jù)的存儲和傳輸。由于觸發(fā)電路采用了全數(shù)字化設(shè)計，與采用模擬電平比較器實現(xiàn)觸發(fā)電平比較相比，無需硬件改動，可以靈活地配置觸發(fā)方式，同時也降低了系統(tǒng)調(diào)試難度。
關(guān)鍵詞：高速數(shù)據(jù)采集；數(shù)字電路；觸發(fā)窗；先進(jìn)先出存儲器

引言
在數(shù)據(jù)采集的過程中，為了不漏掉任何一個既定特征的信號，A／D轉(zhuǎn)換器必須不斷地采集數(shù)據(jù)。但是由于存儲器容量的限制，不可能無限制地采集并存儲數(shù)據(jù)。如何使模塊能自動檢測、采集并存儲有效數(shù)據(jù)呢?觸發(fā)技術(shù)的引入可以解決這一問題。觸發(fā)是為了有效地觀測信號，當(dāng)被測信號滿足觸發(fā)條件時，啟動一次數(shù)據(jù)采集，使用戶在屏幕上能觀測到滿足觸發(fā)條件的波形。
觸發(fā)電路在以往的設(shè)計中，多采用電平比較器，其缺點是：采用的分立元件多，不利于模塊移植和速度的提升，同時觸發(fā)方式多樣化配置也受到硬件限制，不具備智能化特點。本模塊基于高速A／D轉(zhuǎn)換器和FPGA，提出了一種全數(shù)字化的多種觸發(fā)功能的高速數(shù)字采集設(shè)計方案。模塊接口易于移植，采集頻率高達(dá)50 MHz，具有多種可編程觸發(fā)功能，采用的觸發(fā)窗技術(shù)進(jìn)一步保證了采樣存儲數(shù)據(jù)的正確性和有效性。

1 高速數(shù)據(jù)采集模塊結(jié)構(gòu)
高速數(shù)據(jù)采集模塊由FPGA存儲控制、傳輸電路和AD9057數(shù)據(jù)采集部分構(gòu)成。其中FPGA為此次模塊設(shè)計的重點。多種觸發(fā)功能的高速數(shù)據(jù)采集模塊結(jié)構(gòu)框圖如圖1所示。采用Cyclone系列EP1C6Q240C8型號的FPGA控制芯片，其Bank4 I／O口與AD9057相連，有源晶振提供了50 MHz的時鐘頻率。

此模塊通過通信接口動態(tài)設(shè)置觸發(fā)極性、觸發(fā)模式、觸發(fā)窗長度、觸發(fā)點電平，觸發(fā)極性可選上升沿觸發(fā)rising_edge和下降沿觸發(fā)falling_edge兩種。觸發(fā)模式可分為前觸發(fā)pre_trigger、中間觸發(fā)mid_trigger、后觸發(fā)post_trigger三種模式。觸發(fā)窗長度設(shè)置為0～100的整數(shù)，觸發(fā)點電平可設(shè)置為0～255的整數(shù)。
當(dāng)連接通信接口的外部顯示控制界面設(shè)置好觸發(fā)極性、觸發(fā)模式、觸發(fā)窗長度、觸發(fā)點電平時，開始啟動采集命令，包裝好的40位數(shù)據(jù)流將被發(fā)送到FPGA；FPGA接收到40位數(shù)據(jù)后，迅速分離成5個8位數(shù)據(jù)，即觸發(fā)極性、觸發(fā)模式、觸發(fā)窗長度、觸發(fā)點電平和采集啟動信號，利用FIFO存儲器先進(jìn)先出的特性以及對AD9057的控制時序，配合觸發(fā)信號存儲A／D數(shù)據(jù)；當(dāng)采樣完成后，F(xiàn)IFO中的數(shù)據(jù)可以被發(fā)送到外部的顯示控制界面直觀地顯示出來。