引言

　　isp在系統(tǒng)可編程技術(shù)是相對于以往可編程器件（PLD）實現(xiàn)邏輯設(shè)計時必須有專用的燒錄器而言的，它不需要將isp器件拆上拆下即可實現(xiàn)對所需電路邏輯設(shè)計的反復(fù)設(shè)計和編程。這樣就給系統(tǒng)設(shè)計研發(fā)、電路板調(diào)試和升級維護帶來了極大的方便，從而縮短了系統(tǒng)的研發(fā)周期，實現(xiàn)了硬件電路的軟件化設(shè)計。

　　相對于常用的PLD器件，isp器件具有體積小、容量大、編程方便、便于在線調(diào)試等優(yōu)點，可實現(xiàn)較大規(guī)模的電路設(shè)計，且可實現(xiàn)編程加密。尤其在輸入輸出管腳眾多的情況下，可以大大優(yōu)化系統(tǒng)設(shè)計、節(jié)省系統(tǒng)空間。而相對于FPGA器件而言，isp器件的容量要小些，但其片內(nèi)的邏輯一經(jīng)加載就不會因掉電而再丟失。若要改變邏輯，只需通過下載電纜重新加載即可，而無需片外擴展EPROM存儲電路的結(jié)構(gòu)數(shù)據(jù)，因而電路實現(xiàn)更為方便簡單。其實，這對于一般沒有過于復(fù)雜的邏輯計算的電路設(shè)計，其容量一般已經(jīng)足夠。下面以

　　Lattice公司的isp1032E為例，介紹isp器件在高精度數(shù)據(jù)采集系統(tǒng)中的應(yīng)用技術(shù)。

　　2 isp1032E器件介紹

　　2．1 isp1032E的內(nèi)部結(jié)構(gòu)和時序模型

　　isp1032E的內(nèi)部結(jié)構(gòu)如圖1所示。該器件有6000個門單元邏輯，192個寄存器單元，64個通用I／O，8個專用輸入管腳，4個專用時鐘輸入，一個可提供上述各部分內(nèi)部互連的集中連接池GRP。isp1032E的基本邏輯單元是萬能邏輯塊GLB，共32個，分別標定為A0～D7。每個GLB單元對應(yīng)于18個輸入單元、1個與或非邏輯陣列、4個輸出單元。GLB的輸入單元來自于GRP和專用輸入；所有的輸出單元都需進入GRP，以便于連接到其他的輸入單元。

　　isp1032E的內(nèi)部時序模型如圖2所示。其中GOE0、GOE1為所有I／O單元的輸出使能管腳。該管腳也可作為專用輸入管腳來用。外部專用時鐘輸入管腳Y0與所有GLB單元的一個時鐘輸入腳相連；Y1進入時鐘分配網(wǎng)絡(luò)后可選擇控制任何一個GLB單元的時鐘輸入；Y2進入時鐘分配網(wǎng)絡(luò)后可選擇與任何一個GLB單元或I／O單元相連；Y3進入時鐘分配網(wǎng)絡(luò)后可選擇與任何一個I／O單元相連。RESETj鍵可用于將所有的GLB單元或I／O寄存器單元復(fù)位。

圖1

圖2

　　2．2系統(tǒng)邏輯加載的硬件實現(xiàn)

　　在通過硬件加載系統(tǒng)邏輯時，首先用Lattice公司的專用編譯軟件ispDesignExpert生成所需的JED熔絲圖文件，再通過專用下載軟件ispVMSystem中的is－pDCD（ispDaisyChainDownload）將該JED熔絲圖文件轉(zhuǎn)換成isp流的形式，以便于利用PC機并口將所要生成的邏輯通過下載電纜燒錄到相應(yīng)的isp器件中。

圖3

　　isp設(shè)備下載電纜的編程接口協(xié)議采用的是Lattice ISP協(xié)議或ispJTAG協(xié)議標準。ispLSI1000／E和2000系列、以及ispGDS和ispGAL系列都只能通過Lattice ISP接口來進行編程；而ispLSI2000V系列只能采用ispJTAG標準進行編程；其余的ispGDX、ispLSI3000和6000系列均可采用上述兩種協(xié)議。

　　通過下載電纜實現(xiàn)上述過程的原理圖如圖3所示。需要特別注意的是：圖中ispEN信號與地之間必須加入0．01μF的濾波電容，而且該電容與ISPEN腳的距離越近越好。這是因為在下載程序期間，is－pEN信號為低電平有效，這樣就很容易受干擾而淹沒本身很弱的有效信號。

3 軟件流程

　　該數(shù)據(jù)采集系統(tǒng)的軟件設(shè)計流程如圖4所示。通常在設(shè)計軟件時，圖形輸入方法與硬件語言描述方法有各自的優(yōu)點。圖形輸入法比較簡單明了，便于調(diào)試；而硬件描述語言在書寫復(fù)雜電路設(shè)計中具有較大的優(yōu)勢。實際上，混合輸入法兼有上面兩種方法的優(yōu)點，因而具有廣泛的應(yīng)用。