摘要：為滿足合成孔徑雷達中對寬帶I．Q基帶信號數(shù)據(jù)采集存儲的迫切需求，介紹了一種基于高速AD器件，以大容量FPGA為核心的高速數(shù)據(jù)采集系統(tǒng)設(shè)計方法。利用高速ADC器件實現(xiàn)對寬帶I，Q信號采樣，F(xiàn)PGA完成AD的參數(shù)配置、高速數(shù)據(jù)緩存及各種時序控制，實現(xiàn)了四通道500M SPS的高速數(shù)據(jù)同步采集與傳輸。測試結(jié)果顯示：系統(tǒng)動態(tài)范圍大，信噪比高。系統(tǒng)為標準6U插件，電路實現(xiàn)簡單、使用靈活，已成功應(yīng)用于多個雷達系統(tǒng)中完成各項實驗。
關(guān)鍵詞：高速數(shù)據(jù)采集；高速ADC；FPGA；高速PCB

合成孔徑雷達(Synthetic Aperture Radar，SAR)是一種高分辨率微波成像雷達，可以全天候、全天時地利用微波照射獲得地面目標的散射信息，是獲得地面信息的重要手段。它通過脈沖壓縮提高距離分辨率，采用合成孔徑技術(shù)提高方位向分辨率，分辨率的大小取決于信號帶寬和回波多普勒帶寬。提高分辨率是機載SAR的發(fā)展方向。SAR發(fā)射信號的帶寬一般在幾百兆，根據(jù)奈奎斯特采樣定理，要求ADC的采樣率最小兩倍于輸入信號的頻率，因此高速數(shù)據(jù)采集技術(shù)越來越引起人們的關(guān)注。

1 高速數(shù)據(jù)采集系統(tǒng)設(shè)計方案
本系統(tǒng)從完成的功能方面來劃分共包括數(shù)據(jù)采集和數(shù)據(jù)融合兩部分；數(shù)據(jù)采集主要完成將經(jīng)接收通道接收、放大、濾波并正交解調(diào)后的雷達回波信息進行模數(shù)變換和存貯；數(shù)據(jù)融合主要完成多路數(shù)據(jù)采集后數(shù)據(jù)的融合，并為接收回波信號的數(shù)字傳輸提供合適的接口，并將數(shù)據(jù)以要求的數(shù)據(jù)率和格式傳輸給后續(xù)信號處理系統(tǒng)。本采集系統(tǒng)為標準的6U插件，電路主要組成包括模擬信號調(diào)理電路、高速ADC、高速時鐘管理電路、大容量數(shù)據(jù)緩存、系統(tǒng)時序控制電路、CPCI接口電路等，可實現(xiàn)四通道500 MSPS的高速數(shù)據(jù)采集，實現(xiàn)框圖如圖1所示。

1．1 核心器件ADC的選擇
奈奎斯特采樣定理指出：當采樣頻率Ωs>2Ωm(Ωm為輸入信號的最高頻率)時，采樣后的信號可惟一地恢復原模擬信號。給定一個連續(xù)時間信號xc(t)，采樣后的離散時間信號xs可表示為原信號與一個周期脈沖串p(t)的乘積，如式(1)所示，其中T為采樣周期。

式中：Ωs=2 π／T，為采樣頻率。設(shè)xc(t)為一個帶限信號，帶寬為ΩN，當|Ω|>ΩN時，Xc(jΩ)=0，由式(2)可見，xc(t)經(jīng)采樣后的頻譜Xs(jΩ)就是將Xc(jΩ)在頻率軸上搬移到0，±Ωs，±2Ωs，…，±nΩs處。因此，唯有當Ωs>2ΩN時，頻譜不會發(fā)生混疊。
雷達系統(tǒng)要求中頻輸入信號為0～200 MHz，根據(jù)上述分析，ADC的采樣時鐘必須大于400 MHz，因此本電路選用一款低功耗雙通道高速ADC芯片，每個通道最高采樣率為500 MSPS，在交錯模式下雙路并行采樣可實現(xiàn)最高1 GSPS的采樣，具有8 b轉(zhuǎn)換精度，此芯片內(nèi)部集成了1：1和1：2的數(shù)據(jù)多路分配器，并提供了LVDS電平的低電壓差分信號輸出，可以降低數(shù)據(jù)輸出率，并且ADC輸出數(shù)據(jù)可以和多種FPGA直接互聯(lián)，從而節(jié)省硬件資源。此款A(yù)DC芯片的所有參數(shù)設(shè)置均可通過三線串行方式實現(xiàn)，在設(shè)計中，利用FPGA編程實現(xiàn)串行配置的工作時序，從而控制ADC的工作模式。串行配置時序圖如圖2所示。

1．2 其他核心器件的選擇
FPGA選用Altera公司StratixⅡ系列芯片，此器件支持多種電壓接口，通過軟件對管腳電平設(shè)置可以與多種邏輯電平直接接口，36 384個ALMs，192個18 b×18 b的乘法器，408個M4K RAM，488個M512RAM，由于系統(tǒng)需要四片片外RAM進行數(shù)據(jù)緩存，采用兩片F(xiàn)PGA可滿足邏輯控制要求和數(shù)據(jù)緩存要求。
在高速數(shù)據(jù)采集系統(tǒng)中，時鐘電路是整個系統(tǒng)的最關(guān)鍵部件。采樣時鐘的抖動和相位噪聲會完整地傳遞給采樣輸出，從而影響系統(tǒng)的信噪比。本系統(tǒng)的采樣時鐘由外部時鐘源提供，為ECL電平，因此只需要對輸入時鐘源進行電平轉(zhuǎn)換及電路匹配設(shè)計，以達到ADC的時鐘輸入要求，選用Semiconductor公司的MC100系列芯片對時鐘電路進行管理，此系列芯片傳輸延時220 ps，周期間抖動0．2 ps，可滿足時鐘分配及傳輸要求。
1．3 高速數(shù)字信號處理與多通道數(shù)據(jù)同步
系統(tǒng)所選ADC輸出為LVDS電平模式，LVDS是低電壓的差分信號，功耗低，噪聲小，可以有效地降低對ADC模擬通道的數(shù)字干擾；每個通道的數(shù)據(jù)輸出可采取1：1或1：2的降速輸出，由于所選FPGA的LVDS信號輸入范圍是300～1 250 Mb／s，所以采用1：1的數(shù)據(jù)輸出格式，在FGPA中編程對ADC進行三線串行配置來實現(xiàn)。FPGA自帶IP核(ALTLVDS)可實現(xiàn)接收ADC的LVDS數(shù)據(jù)降速轉(zhuǎn)換，數(shù)據(jù)的緩存及傳輸?shù)冗壿嬁刂乒δ芫贔PGA中運用Verilog硬件語言來完成。
對于多通道高速數(shù)據(jù)采集，通道之間數(shù)據(jù)同步傳輸是保證后續(xù)信號處理正確實現(xiàn)的前提。本系統(tǒng)通過對采樣時刻的同步和輸出時序的同步設(shè)計來實現(xiàn)。采樣時刻的同步即保證每個通道采樣時鐘的一致，在電路設(shè)計時，采用單路時鐘輸入，然后通過同步時鐘管理電路將采樣時鐘分配給每一個通道，并保證路徑等長；時序一致性包括：一方面，每個通道ADC的三線串行配置通過嚴格的同步時序來控制；另一方面，每個通道都以同一個脈沖觸發(fā)信號的上升沿或下降沿為起始標志進行數(shù)據(jù)緩存和傳輸。此觸發(fā)信號和工作時鐘完全同步，作為整個系統(tǒng)的同步信號。這樣就保證了各個通道之間數(shù)據(jù)傳輸?shù)耐健?/span>