基于AD7762和FPGA的數(shù)據(jù)采集系統(tǒng)設計
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控制寄存器1的地址是0X0001，設計中控制寄存器1的內(nèi)容設為0X001B。設計中通過寫控制寄存器1設置輸出數(shù)據(jù)頻率。讀時序控制A／D采樣數(shù)據(jù)的輸出。A／D的控制時序及工作狀態(tài)如圖4所示。本文引用地址：http://www.biyoush.com/article/193417.htm
為低電平期問依次將兩個寄存器的地址和內(nèi)容寫入A／D中，控制A／D的工作狀態(tài)。
AD7762串聯(lián)了3個濾波器。通過使用不同的濾波頻率、濾波器選擇和全通的結合，可以獲得大范圍的采樣速率。通過設置寄存器1的低3位濾波器的狀態(tài)設置數(shù)據(jù)輸出速率Rate，A／D中默認的濾波特性如表3所示。
表3是在A／D內(nèi)部時鐘為20 MHz時，可看出當rate=3’h3時→625 kHz；rate=3→312．5 kHz；rate=4→156．25 kHz；rate=5→78．125 kHz。
3．2 A／D讀時序控制
AD7762的讀時序如圖5所示。
A／D寄存器寫成功后，A／D會根據(jù)寄存器設置的工作狀態(tài)進行數(shù)據(jù)采樣和傳輸。當一個新的轉換數(shù)據(jù)結果有效時，A／D的
引腳會產(chǎn)生一個低脈沖信號送給FPGA，當FPGA接收到這個低脈沖信號時開始接收A／D的采樣數(shù)據(jù)。由于AD7762是24位分辨率的A／D轉換器，而外部是16位數(shù)據(jù)線，所以從AD7762中讀取一個轉換結果，需要執(zhí)行兩次16 bit讀數(shù)據(jù)操作。當
同時為低電平時，數(shù)據(jù)總線開始傳播數(shù)據(jù)。在二次讀操作之間，
必須置高一個ICLK周期的高電平。數(shù)據(jù)傳輸結束后保持高電平，數(shù)據(jù)線處于高阻態(tài)，等待下一次有效數(shù)據(jù)的傳輸。
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