現(xiàn)在，工程師終于第一次擁有了設(shè)計(jì)和實(shí)現(xiàn)千兆位串行接口高速PCB系統(tǒng)的集成環(huán)境，可以分析和約束驅(qū)動(dòng)完成跨越芯片，封裝及PCB板三個(gè)系統(tǒng)層面的差分信號互連。這一強(qiáng)大的功能帶領(lǐng)計(jì)算機(jī)和網(wǎng)絡(luò)公司走上設(shè)計(jì)一次成功之路

其它可以提高生產(chǎn)效率的優(yōu)點(diǎn)如下：
支持堆疊式芯片（stacked-die）系統(tǒng)封裝自動(dòng)設(shè)計(jì)的新功能
統(tǒng)一的，自動(dòng)生成，檢驗(yàn)和管理新元件庫的環(huán)境
動(dòng)態(tài)，實(shí)時(shí)的覆銅及編輯功能
針對信號完整性模型驗(yàn)證的高級分析功能

Cadence公司負(fù)責(zé)PCD系統(tǒng)部門的副總裁Charlie Giorgetti說“千兆位速度的互連技術(shù)，使得系統(tǒng)設(shè)計(jì)者可以滿足市場上不斷增長的帶寬的需求，同時(shí)也帶來了PCB板以及IC封裝設(shè)計(jì)上的革命，工程師們正面臨著前所未有的信號完整性，時(shí)序以及布線的問題，迫使他們關(guān)注不同的設(shè)計(jì)領(lǐng)域，從IC封裝到PCB板級去考慮,從I/O單元到I/O單元之間的高速信號互連?！?/P>

設(shè)計(jì)千兆位的串行接口
千兆位串行接口設(shè)計(jì)成功的關(guān)鍵是在整個(gè)設(shè)計(jì)流程中生成，約束，分析和管理差分信號。Allegro布局布線工具和SpecctraQuest信號完整性分析工具提供了在統(tǒng)一的約束管理系統(tǒng)中定義一組完善的設(shè)計(jì)規(guī)則并以此去驅(qū)動(dòng)布局布線的功能，從而幫助設(shè)計(jì)工程師縮短設(shè)計(jì)周期，減少大量的設(shè)計(jì)重復(fù)工作，使得設(shè)計(jì)可以一次成功。

針對堆疊式片芯設(shè)計(jì)和分析的高級封裝解決方案。
越來越多的制造廠商為了減少產(chǎn)品的管腳數(shù)，集成不同的工藝及縮短上市時(shí)間，開始轉(zhuǎn)向system-in-package(SIP)技術(shù)，由此使得設(shè)計(jì)一體化的片芯堆疊封裝變得越來越具有吸引力。Cadence Advanced Package Designer工具提供一個(gè)新的多片芯堆疊設(shè)計(jì)和編輯環(huán)境，并且提供自動(dòng)的間合線生成功能，從而加快設(shè)計(jì)的過程，幫助制造商迅速實(shí)現(xiàn)產(chǎn)品的大批量生產(chǎn)。

ChipPAC公司全球設(shè)計(jì)和制造部門副總裁Bret Zahn表示：“SIP技術(shù)為制造商提供了超乎想象的性能和成本的優(yōu)勢，但同時(shí)，也使設(shè)計(jì)者面臨巨大的設(shè)計(jì)復(fù)雜片芯堆疊結(jié)構(gòu)的挑戰(zhàn)，作為在堆疊式片芯封裝設(shè)計(jì)，裝配和測試市場上的領(lǐng)跑者，ChipPAC采用新的Cadence功能，提供性能最高，性價(jià)比最佳的封裝設(shè)計(jì)方案給我們的客戶?！?/P>

元件庫的自動(dòng)生成，檢驗(yàn)和管理

在當(dāng)今的設(shè)計(jì)中，管腳數(shù)目巨大的元件越來越普遍，建庫員正在為手工輸入，生成和檢驗(yàn)這些元件數(shù)據(jù)而煩惱，PCB Librarian Expert 15.0提供的新功能可以解決這一過程的瓶頸。在新的版本中，先進(jìn)的電子元件庫開發(fā)和管理功能包括：

采用XML實(shí)現(xiàn)數(shù)據(jù)驅(qū)動(dòng)的符號生成，管理和轉(zhuǎn)換
可以從Internet上輕松獲得的PDF和CSV格式的數(shù)據(jù)中，直接輸入管腳和封裝信息
在線的元件檢驗(yàn)，支持用戶定義的公司標(biāo)準(zhǔn)
自動(dòng)的庫管理進(jìn)程，可以根據(jù)元件版本之間的變化，提供詳細(xì)的修訂不同之處的報(bào)告

動(dòng)態(tài)，實(shí)時(shí)的覆銅功能
外層覆蓋地平面，在當(dāng)今復(fù)雜的高速PCB設(shè)計(jì)中已經(jīng)廣泛使用，通?？梢宰髌帘?，減少噪聲以及為敏感的子電路提供有針對性的供電。今天，由于復(fù)雜的制造要求，使得產(chǎn)生和修改這種覆銅需要浪費(fèi)大量的時(shí)間，瞄準(zhǔn)這一問題，Allegro 15.0提供了一個(gè)改進(jìn)的實(shí)時(shí)覆銅方案，允許用戶在交互和自動(dòng)的布線過程中，動(dòng)態(tài)地拉變，修補(bǔ)覆銅，通過減少修改覆銅的重復(fù)次數(shù)，縮短設(shè)計(jì)時(shí)間。最重要的事，新的功能允許在任何時(shí)候?qū)Ω层~進(jìn)行修改，不需要任何重新生成或后處理，因而也大大簡化了工程轉(zhuǎn)換的過程。

模型完整性設(shè)計(jì)環(huán)境

SpecctraQuest SI Expert解決方案提供了一個(gè)新的SPICE到IBIS轉(zhuǎn)換的模型完整性設(shè)計(jì)模塊，可以幫助用戶迅速地由SPICE模型生成IBIS模型。根據(jù)SPICE仿真計(jì)算的結(jié)果以及IBIS及緩沖器的可選項(xiàng)文件，用戶可以很快地產(chǎn)生一個(gè)高質(zhì)量的IBIC模型。模型完整性設(shè)計(jì)工具可以從SPICE的輸入文件中，找到電流-電壓（I-V）和電壓-時(shí)間（V-T）曲線中的典型值，最大值和最小值等極端情況。由于SPICE分析輸出的數(shù)據(jù)點(diǎn)數(shù)可能會(huì)遠(yuǎn)遠(yuǎn)大于IBIC模型中所允許的最大點(diǎn)數(shù)，模型完整性設(shè)計(jì)工具中SPICE到IBIS的轉(zhuǎn)換模塊采用了一種智能化的并且經(jīng)過驗(yàn)證的最好的曲線擬合算法，確保生成精確的IBIS模型。