當(dāng)今，隨著芯片的集成度和復(fù)雜性越來(lái)越高，芯片已經(jīng)達(dá)到了上億門(mén)，未來(lái)可能達(dá)到10億門(mén)級(jí)。因此，設(shè)計(jì)人員在電源分析和簽收(Signoff)上花費(fèi)的時(shí)間越來(lái)越長(zhǎng)(圖1)。

圖1

　　到目前為止，市面上有關(guān)功耗簽收的產(chǎn)品不多。有些產(chǎn)品沒(méi)有跟上設(shè)計(jì)者的要求，設(shè)計(jì)復(fù)雜性增加后，功耗簽收的時(shí)間越拖越長(zhǎng)。例如，在90nm的時(shí)候，大概用不了一天就能把東西做完，等到28nm的時(shí)候就要好幾天。另外，隨著設(shè)計(jì)技巧的提升，各種分析的類(lèi)型也就增加了。比如過(guò)去沒(méi)有power gating switch，現(xiàn)在怎樣來(lái)驗(yàn)證也要花很多時(shí)間來(lái)做。所以每次有新技術(shù)的時(shí)候，對(duì)工具都有一個(gè)新的挑戰(zhàn)。現(xiàn)在熱門(mén)的是3D IC，不可避免地對(duì)功耗會(huì)產(chǎn)生影響。

　　為此，2013年11月，Cadence公司推出了Voltus IC電源完整性解決方案（Voltus IC Power Integrity Solution)^[1]。Cadence芯片簽收與驗(yàn)證部門(mén)產(chǎn)品營(yíng)銷(xiāo)總監(jiān)Jerry Zhao介紹道，與其他廠商只提供點(diǎn)工具不同的是，這次Cadence推出的功耗整合性分析方案也同時(shí)把靜態(tài)時(shí)序分析考慮進(jìn)去，是一套完整的electrical簽收解決方案。

        解決四類(lèi)電壓?jiǎn)栴}

　　從芯片設(shè)計(jì)來(lái)說(shuō)，有很多邏輯門(mén)，要有電源供電。供電的網(wǎng)絡(luò)就是power grid(電網(wǎng))。Voltus要解決的問(wèn)題就是讓電網(wǎng)輸送更多的電流，以便驅(qū)動(dòng)各個(gè)邏輯門(mén)。Voltus可以分析哪些邏輯門(mén)區(qū)域電壓不夠，如圖2顯示的紅點(diǎn)意味著電壓、電流可能不達(dá)標(biāo)。

圖2 Voltus可分析和解決區(qū)域中的紅點(diǎn)

　　在這個(gè)過(guò)程中，通常需要四個(gè)步驟：

　　1.計(jì)算漏電流、開(kāi)關(guān)電流和內(nèi)部電流;
　　2.進(jìn)行分析，進(jìn)行電壓降、電遷移檢查等;
　　3.進(jìn)行布局優(yōu)化;
　　4.如果電壓下降太多，timing(時(shí)序)就會(huì)發(fā)生變化。所以平衡電壓和時(shí)序，使設(shè)計(jì)完全收斂。

　　Voltus IC提速10倍

　　Voltus可通過(guò)下述關(guān)鍵功能將電源簽收收斂和分析階段的時(shí)間縮短至最低：

　　• 新的大規(guī)模分布式并行電源完整性分析引擎比其競(jìng)爭(zhēng)產(chǎn)品性能提升高達(dá)10倍;
　　• 層次化體系架構(gòu)與并行執(zhí)行可擴(kuò)展到多個(gè)CPU內(nèi)核和服務(wù)器，可實(shí)現(xiàn)高達(dá)10億instances規(guī)模的設(shè)計(jì)分析;
　　• SPICE-精度的解決方案提供最準(zhǔn)確的電源簽收結(jié)果;
　　• Physically-aware的電源完整性優(yōu)化，例如早期電源網(wǎng)格 分析、去耦合電容和電源門(mén)控分析可提高物理實(shí)現(xiàn)質(zhì)量和加快設(shè)計(jì)收斂。

　　客戶(hù)

　　目前Voltus已經(jīng)通過(guò)了Cadence的很多客戶(hù)的驗(yàn)證，包括飛思卡爾和IDT等。

　　小結(jié)

　　IC設(shè)計(jì)越來(lái)越復(fù)雜，功耗設(shè)計(jì)已經(jīng)獨(dú)立成一門(mén)學(xué)科，需要眾多EDA(電子設(shè)計(jì)自動(dòng)化)工具解決。Voltus IC解決了邏輯門(mén)的配電問(wèn)題，當(dāng)它與下述其他Cadence工具結(jié)合在一起可提供更大的效益：

　　•與Tempus時(shí)序簽收解決方案一起使用，是業(yè)界第一個(gè)統(tǒng)一的用于更快的收斂時(shí)序和功率簽收的解決方案;
　　•與Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)(Encounter Digital Implementation System)和Allegro Sigrity Power Integrity結(jié)合，可為包括芯片、封裝和PCB在內(nèi)的設(shè)計(jì)提供獨(dú)特與全面的電源完整性解決方案;
　　• 與Virtuoso Power System結(jié)合在一起，可分析模擬混合信號(hào)SoC設(shè)計(jì)中的定制/模擬IP;
　　• 與Palladium Dynamic Power Analysis功能一起使用，通過(guò)真實(shí)功耗激勵(lì)進(jìn)行精確的IC芯片電源完整性分析。