利用Cadence設(shè)計COMS低噪聲放大器
加入技術(shù)交流群
在版圖編輯器(Layout XL Edit)的Verify菜單當(dāng)中，可以找到DRC，LVS，Extract對應(yīng)的選項；在完成了必要的參數(shù)設(shè)置之后，便可以完成電路的物理驗證。在做完寄生參數(shù)提取之后，便可以利用包含寄生參數(shù)的電路完成電路后仿真(Post-layout simulation)，從而得到與實際電路性能更為接近的各項仿真結(jié)果。
(3)實驗結(jié)果。在完成最終電路的調(diào)試后，得到了各項仿真結(jié)果。
圖2、圖3分別是用電路原理圖仿真(即前仿)得到的S參數(shù)以及噪聲系數(shù)FN的實驗結(jié)果。本文引用地址：http://www.biyoush.com/article/188860.htm
圖4、圖5是完成版圖之后，考慮寄生參數(shù)的電路后仿真結(jié)果。圖4是S參數(shù)的后仿真結(jié)果。由S11,S22的曲線可知，在2．4 GHz的中心頻率附近，S11，S22－10 dB?？梢?，輸入、輸出電路均有比較好的匹配。圖5是噪聲系數(shù)FN的后仿真結(jié)果。圖6為電路版圖。
與電路的前仿結(jié)果相比，后仿真的噪聲系數(shù)有一定的上升，這說明電路中的寄生參數(shù)會使電路的噪聲性能惡化。
3 結(jié) 語
結(jié)合一個具體的低噪聲放大器(LNA)設(shè)計實例，采用CHRT的0．35μm RFCMOS工藝，在EDA軟件IC 5．1設(shè)計環(huán)境中設(shè)計了一個2．4 GHz的低噪聲放大器。設(shè)計過程中完成了電路原理圖仿真、版圖設(shè)計以及后仿真。實驗結(jié)果表明該低噪聲放大器具有較好的電路性能。結(jié)合設(shè)計過程，還介紹了如何運(yùn)用Cadence軟件對CMOS低噪聲放大器進(jìn)行電路設(shè)計和仿真。
西門子plc相關(guān)文章:西門子plc視頻教程
評論