基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
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最常用的數(shù)據(jù)采集方案多以MCU為核心，控制多路信號的采集及處理。但由于單片機(jī)本身的指令周期以及處理速度的影響，對于多通道A/D進(jìn)行控制及數(shù)據(jù)處理，普通的MCU往往不容易達(dá)到要求?？紤]到FPGA器件的高集成度、內(nèi)部資源豐富、特別適合處理多路并行數(shù)據(jù)等明顯優(yōu)于普通微處理器的特點(diǎn)，并針對大地電磁數(shù)據(jù)采集系統(tǒng)對實(shí)時(shí)性和同步性的要求，本文提出了一種多通道數(shù)據(jù)采集方案。采用FPGA與ARM相結(jié)合的設(shè)計(jì)，采集主控制邏輯用FPGA實(shí)現(xiàn)，ARM用來實(shí)現(xiàn)采集數(shù)據(jù)的存儲和數(shù)據(jù)傳輸控制。
1 系統(tǒng)總體結(jié)構(gòu)
系統(tǒng)總體結(jié)構(gòu)如圖1所示。A/D轉(zhuǎn)換器采用TI公司的24位高精度模數(shù)轉(zhuǎn)換器ADS1255；FPGA采用Altera公司的EP2C35；ARM為ARM9內(nèi)核的處理器S3C2410。雙口RAM由EP2C35內(nèi)部存儲器塊配置而成，該雙口RAM與ARM的系統(tǒng)總線相連，映射為ARM的一塊內(nèi)存區(qū)。
AD前端處理電路的作用是實(shí)現(xiàn)對信號的放大、衰減以及阻抗匹配，從而滿足ADC對輸入信號的要求。濾波網(wǎng)絡(luò)濾除高頻噪聲和工頻信號的干擾，增益放大通過ARM給出的控制信號實(shí)現(xiàn)對模擬信號的不同增益的放大處理。ADS1255負(fù)責(zé)把模擬電信號轉(zhuǎn)換成數(shù)字信號，可以通過功能選擇設(shè)置ADS1255工作在不同的工作模式下。ADS1255的工作時(shí)鐘由FPGA提供，改變FPGA輸出時(shí)鐘的頻率就能實(shí)現(xiàn)AD采樣率的改變。FPGA并行控制5路AD的數(shù)據(jù)采集，并把采集到的各路數(shù)據(jù)按順序以字節(jié)的形式寫入雙口RAM中緩存。FPGA對雙口RAM的數(shù)據(jù)寫入和ARM對數(shù)據(jù)的讀取是通過乒乓傳輸結(jié)構(gòu)實(shí)現(xiàn)的。當(dāng)FPGA寫滿雙口RAM上半?yún)^(qū)后，向ARM申請中斷，ARM響應(yīng)中斷后，讀出上半?yún)^(qū)數(shù)據(jù)到內(nèi)存中進(jìn)行存儲；同時(shí)FPGA向RAM的下半?yún)^(qū)寫數(shù)據(jù)，寫滿下半?yún)^(qū)后也向ARM發(fā)出中斷，通知ARM讀出下半?yún)^(qū)數(shù)據(jù)。通過乒乓傳輸保證了系統(tǒng)數(shù)據(jù)采樣和數(shù)據(jù)傳輸可以連續(xù)進(jìn)行。
2 FPGA的邏輯設(shè)計(jì)
本方案中的數(shù)據(jù)采集流程如下：系統(tǒng)初始化后，ARM通過控制信號把采樣頻率、通道選擇等參數(shù)通知給FPGA，然后FPGA向需要同步采樣的通道對應(yīng)的AD芯片提供統(tǒng)一時(shí)鐘，使得AD同步地選擇相應(yīng)的通道進(jìn)行數(shù)據(jù)的同步采樣和轉(zhuǎn)換，其結(jié)果由FPGA接收并存儲在雙口RAM對應(yīng)的存儲空間，然后由ARM從相應(yīng)的雙口RAM空間讀取數(shù)據(jù)進(jìn)行本地存儲或經(jīng)過網(wǎng)絡(luò)傳輸給上位機(jī)進(jìn)行處理。根據(jù)以上流程以及FPGA要實(shí)現(xiàn)的功能，整個(gè)FPGA邏輯設(shè)計(jì)劃分為通道和采樣率選擇模塊、時(shí)鐘模塊、雙口RAM模塊、AD采樣控制模塊、串并轉(zhuǎn)換模塊、數(shù)據(jù)存儲控制模塊、ARM接口控制模塊。
各模塊連接關(guān)系如圖2所示。
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