3．1．2 A／D功能實現(xiàn)
多路模擬信號的同步采樣一般有兩種實現(xiàn)方法：一種為多個A／D轉(zhuǎn)換器同時進(jìn)行轉(zhuǎn)換；另一種為僅有一個A／D轉(zhuǎn)換器，各通道同時采樣，然后分時轉(zhuǎn)換。針對該系統(tǒng)，AD9942的像素時鐘可以達(dá)到40 MHz，且為雙通道同時轉(zhuǎn)換，故采用分時轉(zhuǎn)換即可實現(xiàn)系統(tǒng)要求，且可以節(jié)省成本。實際應(yīng)用中將CCD的16通道分成上下兩個半幀，上半幀8個通道分時復(fù)用AD9942的A通道進(jìn)行A／D轉(zhuǎn)換，下半幀8個通道分時復(fù)用B通道進(jìn)行A／D轉(zhuǎn)換。
硬件電路實現(xiàn)時，需要將CCD輸出的每一路模擬信號通過采樣保持電路，對模擬輸入信號準(zhǔn)確采樣，并將采樣結(jié)果保持一定時間，通過兩個8選1模擬開關(guān)，分別送到A／D變換器的A通道和B通道。分時復(fù)用實現(xiàn)原理圖如圖3所示。

根據(jù)采樣保持電路的時鐘可以將該電路工作分為采樣和保持兩個階段。在采樣階段，采樣得到的電壓以電荷的形式存儲在采樣電容上，輸出端處于短路狀態(tài)，采樣階段即將結(jié)束的時候，輸入端處于開路狀態(tài)，存儲電荷不再改變；在保持階段，輸入采樣信號通過保持電容轉(zhuǎn)移到輸出端，由FPGA控制模擬開關(guān)分時選通每一路CCD信號，從而通過兩個階段的交替完成A／D變換全過程。
VCCD512H每一路的有效像元數(shù)為128×64。由于每行有8個過掃描像元(用于行箝位)，故設(shè)計中要保證使每行最少輸出72個像元，則上下半幀的像元數(shù)都為128×576個。由此可以確定AD9942的主時鐘CLI_X(CLI_A，CLI_B)即像素時鐘為40 MHz，行同步信號HD_X，幀同步信號VD_X，并由FPGA分頻產(chǎn)生其波形。它的時序圖如圖4所示。

3．1．3 高速A／D與FPGA接口實現(xiàn)
AD9942采樣率達(dá)到40 MHz，由FPGA提供像素時鐘、行同步、幀同步信號，但是這么高的時鐘在線路板中是一個潛在的威脅，它既容易干擾其他器件，又容易被其他器件干擾。AD9942的數(shù)字輸出屬于并行，2個40 MSPS、12位數(shù)據(jù)流，如此高速數(shù)據(jù)傳輸與存儲容易使數(shù)字系統(tǒng)中出現(xiàn)競爭冒險和亞穩(wěn)態(tài)，因此首先在A／D的數(shù)據(jù)輸出引腳和FPGA的輸入引腳之間串聯(lián)100 Ω的電阻，用來削弱高速數(shù)據(jù)線在0，1之間變換產(chǎn)生的毛刺和數(shù)據(jù)線之間的干擾。其次，在FPGA內(nèi)部對A／D的數(shù)據(jù)線和鎖存時鐘的使用應(yīng)嚴(yán)格按照器件手冊上的建立時間和保持時間來設(shè)計，否則容易產(chǎn)生亞穩(wěn)態(tài)。
3．2 FPGA實現(xiàn)A／D控制、數(shù)據(jù)緩存
3．2．1 FPGA器件選擇
現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array)集采樣控制、處理、緩存、傳輸控制、通信于一個芯片內(nèi)，編程配置靈活，開發(fā)周期短，系統(tǒng)簡單，具有高集成度、體積小、功耗低、高速、I／O端口多、在線系統(tǒng)編程等優(yōu)點，在只需要簡單數(shù)據(jù)處理的情況下，F(xiàn)P-GA能夠提供比專用高速DSP更好的解決方案，并且特別適用于對時序有嚴(yán)格要求的高速多通道數(shù)據(jù)采集系統(tǒng)。特本設(shè)計在實際應(yīng)用中以FPGA作為數(shù)據(jù)采集的控制核心，實現(xiàn)CCD多通道模擬信號的采集和處理。為實現(xiàn)系統(tǒng)控制與數(shù)據(jù)緩存一體化的設(shè)計，該系統(tǒng)采用的XQ2V3000是Xilinx公司推出的Virtex-Ⅱ系列的FPGA，它內(nèi)部有豐富的資源，包括三百萬個門，448 Kb的分布RAM，96個乘法器，96×18 Kb的Block RAM，12個數(shù)字時鐘管理器(DCM)，720個可配置I／O引腳，最高內(nèi)部工作頻率達(dá)300 MHz。