2 系統(tǒng)設(shè)計(jì)和計(jì)算機(jī)仿真結(jié)果
該設(shè)計(jì)在Altera公司生產(chǎn)的QuartusⅡ7．1開發(fā)軟件平臺(tái)上，運(yùn)用自頂向下的系統(tǒng)設(shè)計(jì)方法，首先根據(jù)系統(tǒng)各功能模塊的要求，使用VHDL語言編寫程序，設(shè)計(jì)出環(huán)路各個(gè)部分的邏輯電路，并進(jìn)行仿真驗(yàn)證。然后，再將各個(gè)部分組合起來進(jìn)行系統(tǒng)設(shè)計(jì)和仿真。最后，用FP-GA芯片予以實(shí)現(xiàn)。限于篇幅，這里只對鑒頻鎖存模塊的VHDL設(shè)計(jì)、仿真作為一個(gè)列子具體給出。其余模塊不再贅述。該模塊頂層部分的VHDL源代碼如下：

圖3為QuartusⅡ7．1綜合出的鑒頻鎖存模塊的RTL原理圖。圖中JPQ，SCQ分別是由底層的VHDL代碼綜合出的鑒頻器和鎖存器，實(shí)現(xiàn)對輸入信號(hào)鑒頻和鎖存的功能。圖4為QuartusⅡ7．1的時(shí)序仿真波形圖。圖3中clk_up=1 ns為鑒頻鎖存模塊的時(shí)鐘源，fin為系統(tǒng)的輸入信號(hào)ui的輸入端，reset為系統(tǒng)的復(fù)位信號(hào)，N[31．．0]為鎖存器輸出的鑒頻結(jié)果。仿真結(jié)果表明該模塊可以正確的完成鑒頻和鎖存的功能。

環(huán)路中各部分的設(shè)計(jì)仿真完成之后，再對整個(gè)系統(tǒng)進(jìn)行設(shè)計(jì)和驗(yàn)證。在仿真圖中clk為系統(tǒng)時(shí)鐘；reset為復(fù)位信號(hào)；en為系統(tǒng)使能信號(hào)；fin和fout分別為輸入輸出信號(hào)；ue表明fin是超前還是滯后fout;add1，sub1是“加”、“扣”脈沖信號(hào)；K為fin和fout之間相位誤差的量化值；N_mode為除N計(jì)數(shù)器的N值。自動(dòng)變?？刂齐娐犯鶕?jù)輸入與輸出信號(hào)之間誤差的大小，將環(huán)路的工作過程分為：快捕區(qū)、慢捕區(qū)和同步區(qū)。圖5為輸入信號(hào)周期Tui=23 ns的仿真波形圖。圖6為輸入信號(hào)周期Tui=100 ns的仿真波形圖。

圖5和圖6表明：該設(shè)計(jì)對輸入的高頻和低頻信號(hào)都具有快的跟蹤性能。圖7為輸入信號(hào)周期Tui由23 ns變到100 ns的仿真波形圖。圖8為輸入信號(hào)的周期Tui由90 ns變到20 ns的仿真波形圖。圖7和圖8表明：該設(shè)計(jì)對頻率突變(高頻突變到低頻和低頻突變到高頻)的輸入信號(hào)具有快的跟蹤性能。

3 結(jié) 語
通過計(jì)算機(jī)仿真可以看出：設(shè)計(jì)的全數(shù)字鎖相環(huán)具有很快的鎖相速度，大量的實(shí)驗(yàn)表明在7個(gè)輸入信號(hào)周期內(nèi)環(huán)路就進(jìn)入鎖定狀態(tài)。從圖5和圖6的仿真結(jié)果可以看出，設(shè)計(jì)的全數(shù)字鎖相環(huán)鎖頻范圍很寬。另外，鎖相精度和系統(tǒng)的外部高頻時(shí)鐘有很大關(guān)系，如果時(shí)鐘頻率很高，那么鎖相精度就越高。同時(shí)，外部高頻時(shí)鐘與該全數(shù)字鎖相環(huán)的帶寬也有很大的關(guān)系，在鑒頻鎖存模塊是把外部高速時(shí)鐘分頻后的時(shí)鐘作為時(shí)鐘源的，因此，外部高頻時(shí)鐘頻率越高，經(jīng)過鑒頻得到的分頻值N才能越準(zhǔn)確?？傊?，該設(shè)計(jì)的自動(dòng)變模的全數(shù)字鎖相環(huán)在外部時(shí)鐘頻率很高的情況下，不僅具有較快的鎖相速度，而且具有較寬的鎖頻范圍和較高的鎖相精度。
該設(shè)計(jì)的全數(shù)字鎖相環(huán)結(jié)構(gòu)簡單，易于集成，可采用VHDL語言完成系統(tǒng)設(shè)計(jì)，方便使用EDA軟件進(jìn)行綜合仿真，可制成片內(nèi)鎖相環(huán)。下一步需要重點(diǎn)做的工作是：研究如何應(yīng)用環(huán)形數(shù)控振蕩器，使用控制字來控制環(huán)形數(shù)控振蕩器的輸出代替該設(shè)計(jì)中的外部高速時(shí)鐘源；另一方面，在除N分頻模塊研究如何使用小數(shù)分頻的技術(shù)提高了系統(tǒng)的精度。