4 主要功能電路設計
圖2給出調(diào)幅電路。它采用ADI公司的乘法器AD835實現(xiàn)。該器件內(nèi)部自帶加法器，可直接構成調(diào)幅電路。圖3給出PSK／ASK電路。它主要由多路復用器和移相器構成。其中，移相器采用Maxim公司的高速運算放大器MAX477所構成的反相放大電路實現(xiàn)，多路復用器采用ADI公司的AD7502。當兩條通道選擇控制線A1AO為ll時，輸出原信號；當A1A0為00時，輸出原信號的反相信號；當A1A0為01時，無信號輸出。這樣只要FPGA按固定速率通過Al和AO兩條控制線給出基帶序列信號，就能相應輸出PSK和ASK信號。

FPGA內(nèi)部DDS調(diào)頻電路由分頻器、累加器、ROM和AD985l時序控制電路構成。分頻器用于得到20 kHz的信號，作為AD985l控制字的切換頻率；ROM中存儲了1 kHz的正弦波表，接收累加器給出的控制字切換信號，同時向AD985l時序控制模塊發(fā)送頻偏控制字；AD985l時序控制電路根據(jù)中心頻率并結合頻偏控制字向AD985l器件發(fā)送頻率控制字，以實現(xiàn)DDS調(diào)頻。

功率放大電路由ADI公司的高速運算放大器AD811和T1公司的緩沖器BUF634構成，如圖4所示。AD8ll采用同相放大器接法，將輸入信號放大到電壓峰峰值為6 V；后級緩沖電路用于提供足夠的輸出電流，使負載的輸出電壓峰值穩(wěn)定在6 V。由于AD81l的輸出電流較大，所以在AD811與緩沖器之間串接了一只l kΩ的電阻用于限流。電路調(diào)試時發(fā)現(xiàn)．輸出高頻信號有衰減。經(jīng)過分析獲知，主要原因在于后級緩沖器有8 pF的等效輸入電容(見圖4中虛線)，該電容影響電路的高頻響應。于是在AD811輸出與BUF634輸入之間接入了一只330nF的補償電容，補償后的電路高頻響應效果良好。

5 系統(tǒng)軟件設計
該系統(tǒng)軟件采用結構化和層次化的設計方法。前者指相應的基本功能模塊利用底層處理子程序所處理的數(shù)據(jù)，向上層全功能模塊提供處理后的數(shù)據(jù)；后者指利用前者的接口完成該模塊功能。最后由主程序調(diào)用全功能模塊構建系統(tǒng)。圖5給出程序流程圖。

整個程序以按鍵中斷為主線，分為正弦波、調(diào)幅波、調(diào)頻波、鍵控波4種輸出模式和1個復位模式。在不同的模式下分別執(zhí)行相應的子程序，最后分別向FPGA寫入相應的控制字。

6 測試數(shù)據(jù)
該系統(tǒng)測試主要由高頻毫伏表、頻率計、示波器完成。其中，高頻毫伏表測試輸出信號峰值；頻率計測試輸出信號的頻率；示波器用于測試正弦波、調(diào)幅波、調(diào)頻波、PSK以及ASK等信號波形。這里選取1 kHz，lO kHz，100 kHz，l MHz和10 MHz這5個頻率點對正弦信號發(fā)生器進行測試，將實際頻率與預置頻率相比較，得到各頻率點的相對誤差均小于0．05‰。其中100 kHz和10 MHz處的相對誤差小于0．02‰；5個頻率點所對應正弦信號的電壓峰值分別為6．28 V，6．25 V，6．10 V，5．90 V，5．60 V。

7 結語
該系統(tǒng)較好地完成了預期的各項功能和指標。正弦波的輸出頻率范圍為l kHz～10 MHz，在其內(nèi)頻率穩(wěn)定度為10～4；調(diào)頻波的輸出頻率范圍為100 kHz～10 MHz，在其內(nèi)最大頻偏可分為5 kHz／10 kHz二級程控調(diào)節(jié)；調(diào)幅波的輸出頻率范圍為l~10 MHz，在其內(nèi)調(diào)制度可在10％~100％之間程控調(diào)節(jié)，且步進為10％；ASK及PSK信號則通過移相電路和多路復用器的結合，在FPGA給出的基帶序列信號控制下產(chǎn)生。