2)Q計數(shù)器 Q計數(shù)器的值是由PO、Q計數(shù)器寄存器(42H)的低7位確定的，Qtotal的計算由式(4)決定，其范圍是2～129。

在具體的使用中，為了保證CY22150穩(wěn)定工作，REE／Qtotal的值不可高于250 kHz。
3)P計數(shù)器 PLL的輸出頻率是由Q和P共同決定的，Ptptal由PB和PO這2個內部變量決定，計算由式(5)決定。

PB是一個10 Bit的變量，由寄存器40H的低2位和41H的全8位決定；PO是一個1 Bit的變量，由寄存器42H的最高位決定，它的引入確保了PB是整數(shù)，當Ptotal是奇數(shù)時，PO為1，Ptotal是偶數(shù)時，PO為0。
Ptotal的可用范圍是8～2 055，為了確保CY22150穩(wěn)定的工作，(Ptotal(REE／Qtotal))應該在100～400 MHz之間。為了使PLL穩(wěn)定工作，Ptotal的范圍規(guī)定為16～1 023，在具體的應用時Ptotal不同，寄存器40H的4..2設置不同，其設置與Ptotal的值有關，如表4所示。

4)時鐘輸出的設置 VC0的輸出被接到兩個多控開關，最后的時鐘輸出由兩個分頻板決定。分頻的選擇共有以下幾種：／2，／3，／4，／DIVxN，其中DIVxN是可變的。兩個多控開關(DIVlSRC和DIV2SRC)決定最后的輸出時鐘是由哪個分頻板得到的，DIV1SRC的控制位置為0是表示選通了Bank1，DIV2SRC的控制位置為0是表示選通了Bank2。每一個時鐘輸出都可以是7種頻率源之一，CLKSRC(2．．0)交叉開關矩陣的設置決定最后的時鐘輸出，相應的控制位在交叉點開關矩陣控制寄存器(44H，45H，46H)中設定。時鐘輸出由時鐘使能寄存器(09H)的低6位決定，控制位為1，表示該輸出被選定。

2 典型應用
2．1 硬件電路
CY22150的應用電路如圖3所示(機頂盒電路的一部分)。該電路為XC3S1400AFG676型低成本的Spartan_3AFPGA器件，提供時鐘信號，根據(jù)FPGA工作的需要提供不同頻率的時鐘。CY22150輸入信號是12．5 MHz(引腳1)，輸出時鐘是LCLK1(引腳7)、LCLK2(引腳8)、LCLK3(引腳9)、LC LK4(引腳12)分別接XC3Sl400AFG676的IO_L28P_2／GCLK2(52引腳)、IO_L28N_2／GCLK3(51引腳)、IO_L27P_2／GCLKO(50引腳)、IO_L27N_2／G CLK1(49引腳)，這8個引腳的連接保證CY22150為XC3S1400AFG676提供工作時鐘。CY22150的I2C數(shù)據(jù)輸入(引腳4)接XC3S1400AFG676的IO_L29N_ 2(53引腳)，CY22150 I2C時鐘輸入(引腳15)接XC3S1400AFG676的IO_L29P_2(54引腳)，這4個引腳的連接保證電路控制數(shù)據(jù)、工作時序的一致。圖3中“×”表示該引腳沒有連接。

在該電路中，XC3S1400AFG676需用4個時鐘接口，CY22150有7個可用的時鐘輸出。采用CY22150，一個時脈發(fā)生器可提供電路需要的4個時鐘(如果采用ICD2053，只有1個時鐘輸出的時脈發(fā)生器)，這樣降低了開發(fā)成本，縮小產(chǎn)品的體積，對一個時脈發(fā)生器控制就可同時產(chǎn)生電路所需的4種不同頻率，操作簡單。在電路的設計中，保證電路穩(wěn)定工作，在接地和接電源處要接不同電容值的電容或者不同阻值的電阻來減小干擾。
2．2 軟件設計
在該應用中，主要實現(xiàn)對CY22150的寫控制。寫控制的主要過程描述如下：產(chǎn)生開始信號，寫器件地址及寫控制位，ACK響應，寫寄存器地址，ACK響應，寫寄存器的值，ACK響應，產(chǎn)生停止信號。其狀態(tài)轉換圖如圖4所示。整個過程中，關鍵是實現(xiàn)相應寄存器的寫，以下程序實現(xiàn)的是某一寄存器的寫，其他寄存器的寫過程與之相似。