高速高精度鐘控比較器的設計
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當比較器的時鐘頻率為300 MHz，輸入信號幅度為100 mV時，回饋噪聲對比較器基準參考信號產(chǎn)生的尖峰抖動在5 mV以內，如圖6所示。與典型的A-B型鎖存比較器百毫伏級左右的回饋噪聲相比，本文設計的比較器電路結構有較強的抑制回饋噪聲的能力。本文引用地址：http://www.biyoush.com/article/187679.htm
3 仿真結果
在Cadence軟件平臺下，用Specte工具對基于TSMC0．18μm CMOS標準工藝模型的比較器電路進行仿真。采用5 V電源電壓，300 MHz時鐘頻率，基準參考電壓Vref一直保持為1．8 V，該電路的瞬態(tài)響應如圖7所示。
第1欄為時鐘控制信號clk；第2欄為比較器輸入信號Vin，Vin接正負電平為1．801 V和1．799 V的矩形脈沖；第3欄為使能信號enable；第4、5欄為比較器輸出節(jié)點Vout1和Vout2的波形。圖7中曲線表明當enable信號為高電平時，比較器工作并在時鐘信號clk下降沿處比較Vin和Vref的大小，在clk上升沿鎖存輸出結果。當Vin比Vref大1 mV時，輸出電壓Vout1為低電平，Vout2為高電平，反之輸出結果相反。仿真結果符合設計要求，該比較器可達到10位的比較精度。
由于工藝及溫度變化等因素的影響，實際所得器件參數(shù)將產(chǎn)生一定的可變性。為提高產(chǎn)品的成品率及實際性能指標，在27、-40和100℃溫度下分別對該電路進行了corners仿真。在不同工藝角下，比較器均可正常工作，其傳輸延時、功耗和輸入共模范圍等主要性能參數(shù)在一定范圍內有所波動，如表1所示。
4 結束語
基于預放大鎖存理論，本文設計了一種高速高精度鐘控電壓比較器。采用預放大級、鐘控判斷級和輸出緩沖級結構實現(xiàn)了高比較速度，獲得了較小的可分辨電壓。著重分析了改進比較器比較速度和回饋噪聲的理論和方法。在TSMC0．18μm CMOS標準工藝下，對可能出現(xiàn)的工藝偏差以及使用溫度的變化進行了全面的模擬仿真。仿真結果表明，該鐘控比較器在速度、精度、傳輸延時和回饋噪聲等重要性能參數(shù)方面有顯著的優(yōu)勢，可應用于高速高精度模數(shù)轉換器與模擬IP核的設計。
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