基于DAC5687的高速多通道信號模擬器設(shè)計
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左邊部分， 即驅(qū)動部分， 由驅(qū)動門電路、傳輸線和端接電阻組成。對于印制板走線， 當(dāng)連線長度小于上升沿有效長度的1 /6時， 該電路表現(xiàn)為集總系統(tǒng)特征。以FR4板材為例， 由( 2)可計算得到表層走線的上升沿有效長度約為14. 286in。所以， 只要表層走線長度小于2. 38 in 即可采用集總系統(tǒng)模型進(jìn)行電路布線。但當(dāng)印制電路板走線的長度大于上升沿的長度的1 /6時， 集總系統(tǒng)模型失效， 應(yīng)采用分布系統(tǒng)模型討論。根據(jù)傳輸線理論， 傳輸線模型的完全響應(yīng)為：
其中，H x (w )是傳輸線(即單端高速數(shù)據(jù)線)的傳播因數(shù)， 當(dāng)信號頻率小于1GH z時， 忽略傳輸線電導(dǎo)的影響：
其中X 是傳輸線長度( in)， R 是傳輸線的串連電阻( Ω / in)， L 是傳輸線的串連電感(H / in)， C 是傳輸線的并聯(lián)電容( F / in)。
A (w )是輸入接收函數(shù)， 由源端阻抗(即驅(qū)動門電路的內(nèi)阻)Zs (w )和傳輸線阻抗Z0 (w )共同決定：
R2 (w )是末端反射函數(shù)， R1 (w )是源端反射函數(shù)， 分別由( 6) ， ( 7)表示：
其中ZL (w ) = R1 jwC 根據(jù)電路實際參數(shù)， 使用Ma thCAD進(jìn)行脈沖上升時間的仿真， 其中源端阻抗(即驅(qū)動門電路的內(nèi)阻) Zs = 30Ω ， Z0 = 50Ω??， C =5pF， 印制板傳輸線長度X = 4in， 傳輸線并聯(lián)電容約為CT = X·C = 12pF， 傳輸線串聯(lián)電感約為LT =X·L = 32nH， RT =X·R≈0. 02Ω結(jié)果如圖4所示。
圖4
圖4中實線表示驅(qū)動門電路的輸出脈沖上升沿波形， 虛線表示DAC5687末端接收波形。由于末端電容負(fù)載C 的影響， 振鈴明顯減少， 上升時間增加，末端上升時間仿真結(jié)果約為1. 3ns， 實測結(jié)果約為1. 5ns， 兩者基本相符。
由以上分析可得到結(jié)論， 單端高速數(shù)據(jù)總線的走線應(yīng)盡可能的短， 并在終端端接匹配負(fù)載電阻， 以達(dá)到傳輸線匹配、提高數(shù)據(jù)傳輸速率的目的。
5 FPGA 設(shè)計
依托通用底板， 針對DAC5687 功能背板進(jìn)行FPGA 設(shè)計。其主要功能一是使FPGA 通過DAC5687 的串行編程接口( SPI) 對DAC5687 的內(nèi)部寄存器進(jìn)行設(shè)置; 二是實現(xiàn)內(nèi)部DDS 數(shù)據(jù)源與DAC5687的嚴(yán)格同步。采用VHDL或V erilog 語言編寫程序， 可以簡便實現(xiàn)上述功能。DDS 與DAC5687的接口原理如圖5所示。
FPGA與DAC5687的數(shù)據(jù)及時鐘接口框圖
圖5 FPGA與DAC5687的數(shù)據(jù)及時鐘接口框圖。
如圖所示， 時鐘管理模塊將分別給FPGA 和DAC5687提供差分工作時鐘。DAC5687利用內(nèi)部鎖相環(huán)PLL產(chǎn)生數(shù)據(jù)同步時鐘， 經(jīng)由NB4N855S變換成LVDS差分時鐘信號傳入FPGA 內(nèi)部DDS數(shù)據(jù)源， 作為數(shù)據(jù)源工作時鐘， 以保證信號樣點數(shù)據(jù)和DAC轉(zhuǎn)換工作時鐘同步。DDS數(shù)據(jù)源將產(chǎn)生的A、B兩路信號樣點數(shù)據(jù)通過印制板上的單端高速數(shù)據(jù)總線傳輸?shù)紻AC5687， 最終完成數(shù)模轉(zhuǎn)換。
6 結(jié)束語
討論了在CPC I通用底板上設(shè)計DAC5687數(shù)模轉(zhuǎn)換背板的設(shè)計方法， 解決了單端高速數(shù)據(jù)傳輸線的布線和終端匹配問題， 為高速多通道信號模擬器提供了一種解決方案。本文引用地址：http://www.biyoush.com/article/187651.htm
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