PCM串行數(shù)據(jù)流同步時(shí)鐘提取設(shè)計(jì)
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模塊使用同步時(shí)序設(shè)計(jì)方式實(shí)現(xiàn)，所有工作在輸入全局時(shí)鐘信號(hào)clk上升沿的驅(qū)動(dòng)下進(jìn)行，包括復(fù)位功能同樣為同步工作。在clk驅(qū)動(dòng)下，復(fù)位信號(hào)低電位時(shí)系統(tǒng)復(fù)位，各寄存器進(jìn)行初始化工作置初值，復(fù)位信號(hào)結(jié)束后，run標(biāo)志位置1模塊開(kāi)始工作。系統(tǒng)模塊框圖如圖4所示。本文引用地址：http://www.biyoush.com/article/187615.htm
以Altera的EPM7128SLC84型CPLD作為目標(biāo)器件，在集成開(kāi)發(fā)環(huán)境QuartusⅡ中對(duì)上述VerilogHDL語(yǔ)言描述的時(shí)鐘信息提取模塊編譯綜合布局布線后進(jìn)行時(shí)序仿真，得到仿真波形如圖5所示。
為了方便對(duì)異常處理功能進(jìn)行驗(yàn)證，仿真時(shí)使用輸入時(shí)鐘約為PCM碼流速率的7．5倍，由圖5中可以看出，設(shè)計(jì)對(duì)于輸出采樣時(shí)鐘校正有很明顯效果。
圖6中則是使用完全8倍時(shí)鐘輸入的仿真結(jié)果，結(jié)果完全符合設(shè)計(jì)目標(biāo)。
3 結(jié)論
本文中給出的串行數(shù)據(jù)流采樣時(shí)鐘提取方法及其實(shí)現(xiàn)，不僅局限于文中所特定語(yǔ)音通信PCM30／32路系統(tǒng)，對(duì)類似的已知速率串行數(shù)據(jù)流異步接收系統(tǒng)均適用。該方法能夠有效地提取出數(shù)據(jù)流中包含的發(fā)送端時(shí)鐘信息，并消除接收端本地時(shí)鐘與之相位偏差、時(shí)鐘頻率偏差等因素導(dǎo)致的工作穩(wěn)定性不高以至接收數(shù)據(jù)錯(cuò)誤等不良結(jié)果，具有較好的適應(yīng)性。
評(píng)論