1．3 PCI9052的應(yīng)用操作
1．3．1 初始化
在上電時，PCI總線的RST#信號將PCI9052的內(nèi)部寄存器設(shè)置為缺省值，同時，PCI9052輸出局部復(fù)位信號(LRESET#)，并且檢查EEPROM是否存在。如果設(shè)備上裝有EEPROM，且EEPROM的第一個16字節(jié)非空，那么，PCI9052根據(jù)EEPROM或PCI主機CPU設(shè)置內(nèi)部寄存器，否則設(shè)為缺省值。
1．3．2 復(fù)位
PCI9052總線接口在RST信號輸入有效時將引起整個PCI9052的復(fù)位，并輸出LRESET局部復(fù)位信號。PCI總線上的主機可以通過設(shè)置控制寄存器中的軟件復(fù)位比特來對PCI9052進行復(fù)位，并輸出LRESET信號。
1．3．3 訪問串行EEPROM接口
復(fù)位后，PCI9052開始讀串行EEPROM，若讀出的第一個字非FFFFH，則PCI9052繼續(xù)讀操作，否則認(rèn)為EEPROM無效。對PCI9052來講，EEP-ROM的前四個字節(jié)應(yīng)為52H、90H、B5H和10H，其中9052H為設(shè)備號，10B5H為廠商編號。
1．3．4 訪問內(nèi)部寄存器
PCI9052提供了二種類型的片內(nèi)寄存器，即PCI配置寄存器和局部配置寄存器，二者都只能由PCI總線和串行EEPROM訪問，也可以通過設(shè)置寄存器CNTRL[3：12]禁止對后者的訪問，這樣就極大地增強了接口設(shè)計的靈活性。
1．3．5 直接數(shù)據(jù)傳輸模式
PCI9052支持PCI總線上的主處理器對局部總線上的設(shè)備進行讀／寫操作。PCI9052配置寄存器能夠訪問映射到局部的地址空間。同時片內(nèi)的讀寫FIFO使PCI9052能夠支持PCI總線與局部總線間的高性能猝發(fā)傳送。PCI總線主控訪問局部總線的示意圖如圖2所示。

1．3．6 PCI中斷(INTA#)的產(chǎn)生
要產(chǎn)生P C I中斷IN TA#， 首先將寄存器INTCSR[6](PCI中斷使能位)設(shè)置為“1”，如果需要以軟件方式產(chǎn)生中斷，則只需將INTCSR[7](軟件中斷位)設(shè)置為“1”。如果系統(tǒng)設(shè)計方案中選用由局部總線上的設(shè)備產(chǎn)生中斷信號INTi1和INTi2，再生成PCI中斷INTA#的方式，只要將寄存器INTCSR的相關(guān)位按表1進行設(shè)置，復(fù)位后INTCSR的值全部為“0”。