為了提高運算放大器的驅(qū)動能力，依據(jù)現(xiàn)有CMOS集成電路生產(chǎn)線，介紹一款新型BiCMOS集成運算放大電路設(shè)計，探討BiCMOS工藝的特點。在S-Edit中進行“BiCMOS運放設(shè)計”電路設(shè)計，并對其電路各個器件參數(shù)進行調(diào)整，包括MOS器件的寬長比和電容電阻的值。完成電路設(shè)計后，在T-spice中進行電路的瞬態(tài)仿真，插入CMOS，PNP和NPN的工藝庫，對電路所需的電源電壓和輸入信號幅度和頻率進行設(shè)定調(diào)整，最終在W-Edit輸出波形圖。在MCNC 0.5μm工藝平臺上完成由MOS、雙極型晶體管和電容構(gòu)成的運算放大器版圖設(shè)計。根據(jù)設(shè)計的版圖，設(shè)計出Bi-CMOS相應(yīng)的工藝流程，并提取各光刻工藝的掩模版。

　　1 電路圖設(shè)計

　　本文基于MCNC 0.5 μm CMOS工藝線設(shè)計了BiCMOS器件，其集成運算放大器由輸入級、中間級、輸出級和偏置電路4部分組成。輸入級由CMOS差分輸入對即兩個PMOS和NMOS組成;中間級為CMOS共源放大器;輸出級為甲乙類互補輸出。圖1為CMOS差分輸入級，可作為集成運算放大器的輸入級。NMOS管M1和M2作為差分對輸入管，它的負載是由NMOS管M3和M4組成的鏡像電流源;M5管用來為差分放大器提供工作電流。M1管和M2管完全對稱，其工作電流IDS1和IDS2由電流源Io提供。輸出電流IDS1和IDS2的大小取決于輸入電壓的差值VG1-VG2。IDS1和IDS2之和恒等于工作電流源Io。假設(shè)M1和M2管都工作在飽和區(qū)，那么如果M1和M2管都制作在孤立的P阱里，就沒有襯偏效應(yīng)，此時VTN1=VTN2=VT。忽略MOS管溝道長度的調(diào)制效應(yīng)，差分對管的輸入差值電壓VID可表示為：

　　M2管和M4管構(gòu)成CMOS放大器，兩個管子都工作在飽和區(qū)，其電壓增益等于M2管的跨導gM2和M2，M4兩管的輸出阻抗并聯(lián)的乘積，即：

　　式(4)表明，CMOS差分放大器具有較高的增益。該增益隨電流的減少而增大;隨MOS管寬長比的增加而增高;隨兩只管子溝長高調(diào)制系數(shù)λ的減少而增加，所以設(shè)計時，應(yīng)盡可能增加溝道長度，減小λ值，以此來提高CMOS的增益。偏置電路用來提供各級直流偏置電流，它由各種電流源電路組成。圖2為加上偏置電路的CMOS差分放大器。

　　圖2中，M5管為恒流源，用于為差分放大器提供工作電流;M6和M7管為恒流源偏置電路，用于為M5提供工作電流。其中，基準電流為;

　　圖3為輸出級的最終結(jié)果，其中M6，M7，M10為偏置，Q4，Q5用來減小交越失真，Q1為輸出級的緩沖級。

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