該模擬器通過單片機(AVR8515)與上位機進行異步串行通信，單片機完成通信協(xié)議的解包、打包等過程，接收上位機中用戶設定的目標和干擾參數(shù)，發(fā)送模擬器的實時模擬狀態(tài)信息給上位機。系統(tǒng)以DSP(ADSP-21060)作為脈沖參數(shù)的實時計算單元，單片機與DSP問通過雙口RAM進行信息交換。DSP得到兩個目標的模擬參數(shù)后，根據(jù)參數(shù)變化的時間節(jié)拍，計算一個相參幀兩目標的各脈沖的初相、載頻、脈沖延時等參數(shù)，并寫給雙口RAM。系統(tǒng)以FPGA(XC2V3000)作為信號處理與控制單元，F(xiàn)PGA讀取后，在產(chǎn)品提供的處理幀同步信號和同步調(diào)制脈沖控制下，結(jié)合產(chǎn)品串口傳過來的波形類型的信息(如：脈內(nèi)單頻還是線性調(diào)頻)，形成兩個目標的延時脈沖，并控制兩個目標各自的DDS(AD9858)信號產(chǎn)生單元，產(chǎn)生出兩個目標信號。帶限的高斯白噪聲的數(shù)字正交基帶也由FPGA產(chǎn)生，并同步AD9957的數(shù)字正交上變頻功能將基帶調(diào)制到所需的中心頻上。目標1、目標2和噪聲信號的合成由模擬電路實現(xiàn)，并實現(xiàn)一定的功率控制，最后輸出所需的中頻雷達回波信號。模擬器系統(tǒng)各單元時鐘的相參性至關(guān)重要，由專用時鐘管理芯片(AD9510)產(chǎn)生FPGA，AD9858，AD9957的工作時鐘。

3 關(guān)鍵模塊設計
3．1 數(shù)字延時模塊
對于脈沖的數(shù)字延遲的實現(xiàn)，方法1是將DSP計算得到的延時時鐘個數(shù)值D，轉(zhuǎn)換為N位的二進制碼，利用二進制碼進行控制?？刹捎萌鐖D2基于寄存器的方法實現(xiàn)，這種方法優(yōu)點是沒有固定延遲，最小可實現(xiàn)零延遲。但當N增大時，此法耗費的FPGA觸發(fā)器資源呈幾何級數(shù)增加，因此，不適用于需要實現(xiàn)很大延時的場合。