通常FPGA工程師編譯較大的工程時比較頭疼，因為編譯時間非常長，常常需要花費幾個小時，如果是在調(diào)試階段，每次修改一個錯誤需要幾小時，這樣效率就非常低。導致編譯時間較長的原因有兩點：1. 設計中資源利用比較大，synthesis、translate和map需要的時間較長；2. 設計的時序比較緊張，需要反復PR來達到最佳時序狀態(tài)。

如果不想修改工程代碼，想要縮短編譯時間，則可以采用增量編譯技術，其基本原理就是根據(jù)前一次編譯的結果，只重新編譯部分修改過設計，其它部分則沿用前一次編譯的結果，這樣就可以縮短總體的編譯時間。Xilinx的增量編譯技術有兩種：SmartGuide和Partition。

SmartGuide：這個ISE中的全局優(yōu)化選項，使能這個選項，編譯器在Implementation時會比較前一次編譯的Implementation結果，未修改部分則沿用前一次的結果，但是如果時序比較緊張，會根據(jù)情況重新實現(xiàn)相應未修改部分來達到時序要求。SmartGuide主要能縮短MAP和PAR的時間。

SmartGuide具體的使用方法如下：

1. 右擊top module，然后點擊SmartGuide選項。

圖1

2. 選擇前一次的編譯信息，其中NCD文件包含當前設計的物理映射信息。

圖2

3. 點擊OK，使能SmartGuide。

Partition：基于partition(分區(qū))的設計，如果一個partition的HDL代碼、時序、物理約束和實現(xiàn)選項未修改，實現(xiàn)工具會采用“復制粘貼”操作保留這部分partition的信息，從而縮短了實現(xiàn)的時間。partition設置后能縮短綜合、實現(xiàn)的時間。

自ISE12.1版本后，ISE軟件就不再支持partition選項，但是在PlanAhead軟件中支持partition功能（ISE快退出Xilinx軟件舞臺了，據(jù)說以后有個Rodin的軟件，界面與現(xiàn)在的PlanAhead類似）。如圖3所示，在Netlist窗口中右擊需要分區(qū)的module，然后選擇Set Partition即可。

圖3

參考文獻：

XAPP918：Incremental Design Reuse with Partitions

注：在 最近的項目中，為了縮短編譯時間，使能了SmartGuide選項，但是發(fā)現(xiàn)時序一直很差，記得以前timing score都是0分的，然后采用了各種優(yōu)化：加bufg、關鍵路徑加register打拍等等，但是時序始終達不到0分。在快絕望的時候，突然發(fā)現(xiàn)之前使 能過SmartGuide選項，把它去了試試，結果版本跑出來時序0分了，當時是既欣喜又崩潰。 通過這次的經(jīng)歷，得到了一些教訓，在debug階段雖然使用增量編譯技術能加快效率，但是前提是你的代碼功能、時序都需要滿足條件，之后才能使用增量編譯 繼續(xù)debug