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            AD9852芯片在原子頻標(biāo)中的應(yīng)用簡(jiǎn)介

            作者: 時(shí)間:2012-11-11 來源:網(wǎng)絡(luò) 收藏

            引言

            本文引用地址:http://www.biyoush.com/article/185576.htm

            被動(dòng)型銣中,綜合器模塊完成以下功能:

            (1) 量子系統(tǒng)作為一個(gè)鑒頻器,基態(tài)87Rb原子0-0躍遷的中心頻率為6834.××××MHz,其中尾數(shù)部分××××頻率由綜合器產(chǎn)生。

            (2) 為了實(shí)現(xiàn)微波磁共振探測(cè),需要在微波信號(hào)上加一個(gè)鍵控小調(diào)頻(調(diào)制頻率為幾十或上百赫茲),這項(xiàng)功能亦由綜合器來完成。

            (3) 此外,對(duì)量子鑒頻信號(hào)做同步鑒相時(shí),需要提供同步鑒相參考信號(hào)且可移相,此項(xiàng)功能也由綜合器完成。

            在綜合器的研發(fā)工作中,實(shí)際采用了一微處理器與配合使用,構(gòu)成綜合模塊。微處理器完成產(chǎn)生同步鑒相參考脈沖與79Hz鍵控調(diào)頻方波信號(hào)的功能,通過將微處理器產(chǎn)生的方波信號(hào)引入DDS的鍵控調(diào)頻引腳,由DDS產(chǎn)生5.3125MHz鍵控調(diào)頻信號(hào),經(jīng)濾波后,送入后續(xù)混合電路環(huán)節(jié)中。

            物理機(jī)制

            在一臺(tái)實(shí)際的被動(dòng)型銣中,由于各種因素的影響,原子譜線不可能是絕對(duì)對(duì)稱的,盡管壓控晶振的頻率輸出經(jīng)射頻倍頻、綜合、微波倍頻混頻后獲得的實(shí)際頻率可以精確等于譜線的峰值頻率,但由于實(shí)際譜線不對(duì)稱,經(jīng)過伺服環(huán)路對(duì)量子系統(tǒng)輸出鑒頻信號(hào)的處理后,輸出的糾偏電壓中就具有調(diào)頻頻率的基波分量,該基波分量是一個(gè)偽誤差電壓,會(huì)使壓控晶振頻率拉偏,如圖1所示。

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            圖1 量子系統(tǒng)鑒頻輸出示意圖

            若方波調(diào)頻的深度保持不變,則這個(gè)頻移量也不變,但是由于傳統(tǒng)銣頻標(biāo)中采用了變?nèi)荻?jí)管調(diào)制電路,變?nèi)荻?jí)管是溫敏元件,環(huán)境溫度變化時(shí),不可避免地將造成方波調(diào)頻深度發(fā)生變化。顯然,當(dāng)方波調(diào)頻的深度增加時(shí),附加頻移量增加;當(dāng)方波調(diào)頻的深度減小時(shí),附加頻移量減小。因此,銣頻標(biāo)中的譜線不對(duì)稱,將會(huì)通過調(diào)制電路給銣頻標(biāo)帶來溫度系數(shù)。故在設(shè)計(jì)時(shí),將調(diào)制電路從變?nèi)荻O管調(diào)制方式改為DDS鍵控調(diào)頻調(diào)制方式。

            直接頻率合成

            主要由參考頻率源、相位累加器、波形存儲(chǔ)器(正弦函數(shù)功能表)、數(shù)模轉(zhuǎn)換器及低通濾波器組成。參考頻率源為DDS提供工作時(shí)鐘頻率,DDS輸出的合成信號(hào)的頻率穩(wěn)定度在不考慮內(nèi)部諸如附加相位噪聲等環(huán)節(jié)的影響時(shí),和參考頻率源是一樣的。

            在頻率變換器件中,100Hz和1kHz處的相噪是比較關(guān)鍵的技術(shù)指標(biāo),對(duì)用DDS做成的綜合器而言,它取決于DDS輸出信號(hào)的相噪、濾波環(huán)路的性能以及放大電路的附加相噪等,其后兩項(xiàng)是根據(jù)實(shí)際設(shè)計(jì)的濾波及放大電路決定的,對(duì)于第一項(xiàng)則取決于實(shí)際采用的種類。圖2為一款DDS的輸出相噪圖。

            2.jpg

            圖2 DDS相噪對(duì)比圖

            由圖2可見,采用內(nèi)部倍頻的方式在偏離1kHz、輸出5MHz時(shí)相噪為140dBc/Hz;若直接采用300MHz的時(shí)鐘時(shí),相噪的性能在偏離1kHz時(shí)為142dBc/Hz。因此,為了提高DDS輸出信號(hào)的相噪性能,采用外部倍頻法是一個(gè)比較好的選擇,即把輸入時(shí)鐘信號(hào)在外部進(jìn)行N倍頻后加到DDS上。

            DDS在使用時(shí),要通過微處理器或CPLD對(duì)其信號(hào)、數(shù)據(jù)進(jìn)行管理控制來實(shí)現(xiàn)具體應(yīng)用中所需要的若干功能,圖3為我們選用的一款DDS外圍電路示意圖。

            其中,MCLK引腳接外部時(shí)鐘源,使DDS的IOUT引腳輸出端頻率信號(hào)的穩(wěn)定度與外部時(shí)鐘源一致。對(duì)于內(nèi)部沒有PLL倍頻環(huán)節(jié)的DDS,通常MCLK端輸入時(shí)鐘源的頻率應(yīng)高于IOUT端輸出信號(hào)頻率的4倍。如輸出信號(hào)頻率為5.3125MHz,那么MCLK時(shí)鐘端的信號(hào)頻率應(yīng)該大于20MHz,以期望得到更好的相位噪聲,通過外部濾波電路后,可得到比較純凈的信號(hào)譜。FSELECT為鍵控調(diào)頻信號(hào)輸入端,也就是我們的調(diào)制方波79Hz信號(hào)輸入端,我們使用的DDS內(nèi)部有兩個(gè)頻率控制寄存器,通過編程的方式將預(yù)先設(shè)置好的頻率值F0、F1保存在寄存器中,當(dāng)FSELECT端有有方波信號(hào)輸入時(shí)(即電平上升沿或下降沿轉(zhuǎn)換),DDS的IOUT端將會(huì)隨之分別從頻率控制寄存器中讀出F1或F0的值作為輸出,并且會(huì)保障頻率信號(hào)在切換時(shí)相位無變化。PSEL1、PSEL0為兩路信號(hào)頻率F1、F0的相位調(diào)節(jié)端,在應(yīng)用中,如果需要保持F1、F0在切換時(shí)的相位連續(xù),需要在設(shè)計(jì)中直接將PSEL1、PSEL0接地。DDS與外界通訊的時(shí)序是通過引腳FSYNC、SCLK、SDATA來完成的,其串行通訊的時(shí)序如圖4所示。

            當(dāng)FSYNC為高電平時(shí),SCLK、SDATA引腳為高阻狀態(tài)。當(dāng)FSYNC為低電平時(shí),DDS將處于通訊狀態(tài)。此時(shí)引腳SCLK有一下降沿的脈沖時(shí),將使掛在數(shù)據(jù)總線SDATA上的DATA寫入DDS數(shù)據(jù)緩沖區(qū),直至最終一個(gè)DATA寫入時(shí),DDS將根據(jù)引腳FSELECT上的狀態(tài)選擇F1或F0作為IOUT端的輸出。

            信號(hào)的產(chǎn)生

            本文選用的DDS芯片內(nèi)部有2個(gè)32位頻率控制寄存器(F0、F1),對(duì)照?qǐng)D4的串行通訊時(shí)序,在SDATA端實(shí)際需要通信的DATA位就是32位。假設(shè)MCLK外部輸入時(shí)鐘頻率為20MHz,DDS的最小的頻率分辨率為:

            IOUT輸出20MHz時(shí)(實(shí)際上是不可能的,或是輸出的信號(hào)譜將非常差),對(duì)應(yīng)的32位頻率控制寄存器的值全為1;輸出5.3125MHz時(shí),對(duì)應(yīng)數(shù)值為(5.3125MHz/20MHz)×232,將所得到的十進(jìn)制值轉(zhuǎn)化為二進(jìn)制對(duì)應(yīng)32位頻率控制寄存器的值。根據(jù)圖4的串行時(shí)序,通過微處理器將相應(yīng)的32位值寫入DDS緩沖區(qū)后,在IOUT引腳端將會(huì)產(chǎn)生5.3125MHz正弦波頻率信號(hào)的輸出。其峰峰值在50歐姆負(fù)載的情況下為1V左右,具體的峰谷、峰尖的電平可以通過引腳FSJUST端的外接電阻值進(jìn)行調(diào)節(jié)。

            在具體的實(shí)際應(yīng)用中,對(duì)輸出的5.3125MHz正弦波信號(hào),需要經(jīng)過濾波、整形、放大等處理后才能引入到其它電路環(huán)節(jié)中。在設(shè)計(jì)時(shí),為得到比較純凈的信號(hào)譜,在IOUT端輸出后通??紤]接一帶通濾波器或低通濾波器。

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            圖3 DDS外圍電路原理圖

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            圖4 DDS串行通訊時(shí)序示意圖


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