參考零極點分析，在適當?shù)脑O計參數(shù)下，由于左半平面零點的存在，使得增益曲線中有一個上翹的過程，從而展寬了緩沖器帶寬，圖4所示為其緩沖的增益曲線。從圖4中給出的三種結構的增益仿真結果可以看出，在驅動相同的負載情況下，本文的輸出緩沖器結構增益和有效增益帶寬都明顯好于其他兩種結構。

　　4 仿真結果分析

　　該電路采用0.18μCMOS工藝模型，輸入信號峰峰值為1.6Vpp，采樣頻率為400 MHz，可在HSPICE仿真條件下進行設計仿真。圖5給出了TH電路的無雜散動態(tài)范圍仿真結果。從圖中可以看出，本TH電路結構的靜態(tài)精度為79 dB，相對于交叉耦合對結構的59 dB靜態(tài)精度，有近20 dB的提高。電路的動態(tài)精度可以達到58.7 dB，相對提高了16.5 dB。可見，本文介紹的TH電路無論是靜態(tài)精度，還是動態(tài)精度都優(yōu)于以往文獻中的結構性能，而且在面積功耗方面也都有所縮小。

　　5 結束語

　　本文采用0.18 μm CMOS工藝設計了一種適用于TI-ADC的高速、低功耗開環(huán)TH電路。仿真結果表明：通過采用高線性度自舉開關和高增益高帶寬輸出緩沖器可以顯著改善開環(huán)TH電路的精度。可在400 MHz的采樣頻率，1.6Vpp的輸入信號范圍，799.8047 MHz信號輸入頻率下，最終獲得9.5位的近似精度，同時電路功耗僅10.56mW。由此可見，本開環(huán)TH電路的設計簡單，功耗低，能夠較好滿足較高線性度的應用要求