引言
近些年來(lái)，隨著集成電路制造工藝和制造技術(shù)的發(fā)展，SRAM存儲(chǔ)芯片在整個(gè)SoC芯片面積中所占比例越來(lái)越大，而SRAM的功耗也成為整個(gè)SoC芯片的主要部分。同時(shí)，CPU的工作頻率逐年提高，從1999年的1．2 GHz增長(zhǎng)到2010年的3．4 GHz。而且，這一趨勢(shì)還在進(jìn)一步加強(qiáng)。CPU工作頻率的增加對(duì)SRAM的工作頻率提出很高的要求。
針對(duì)以上，提出位線循環(huán)充電(CRSRAM)SRAM結(jié)構(gòu)，它主要是通過(guò)降低位線電壓的擺幅來(lái)降低功耗。采用雙模式自定時(shí)電路(DMST)則主要是根據(jù)讀寫周期的不同來(lái)產(chǎn)生不同的時(shí)序信號(hào)，從而提高讀寫速度。基于不同SRAM存儲(chǔ)陣列結(jié)構(gòu)，雖然這種技術(shù)能有效地改善SRAM的功耗和速度，但它們卻從來(lái)沒(méi)有被有效地結(jié)合在一起。
本文的主要內(nèi)容就是設(shè)計(jì)并仿真基于位線循環(huán)充電SRAM結(jié)構(gòu)的雙模式自定時(shí)電路(DMST CRSRAM)，并將其仿真結(jié)果與傳統(tǒng)結(jié)構(gòu)相比較，由此可以看出這兩種結(jié)構(gòu)在速度和功耗方面的優(yōu)勢(shì)。

1 多級(jí)位線位SRAM結(jié)構(gòu)及工作原理
如圖1所示，多級(jí)位線SRAM(HBLSA-SRAM)的主要原理是利用兩級(jí)位線和局部靈敏放大器來(lái)使主位線寫入周期中的，BL和BLB上的電壓擺幅是一個(gè)很小值，而通過(guò)局部靈敏放大器將這個(gè)電壓放大為VDD到0的大擺幅信號(hào)輸入到局部位線上。這樣，位線的電壓擺幅減少，而且VDD到O的大擺幅寫入保證了足夠的寫裕度。