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            EEPW首頁(yè) > 電源與新能源 > 設(shè)計(jì)應(yīng)用 > 變壓器繞制工藝之變壓器分布電容

            變壓器繞制工藝之變壓器分布電容

            作者: 時(shí)間:2010-12-06 來(lái)源:網(wǎng)絡(luò) 收藏


            本文引用地址:http://www.biyoush.com/article/180166.htm

              C就是層間

              層間電容中對(duì)電路影響最重要的因素,因?yàn)檫@個(gè)電容會(huì)跟漏感在MOSFET開(kāi)通于關(guān)閉的時(shí)候,產(chǎn)生振蕩,從而加大MOSFET與次級(jí)Diode的電壓應(yīng)力,使EMC變差。

              既然有害處,那么我們就需要想辦法來(lái)克服它,把它的影響降低到可以接受的范圍。

              方法一:參照6樓的公式,在d上作文章,增大繞組的距離來(lái)減小層間電容,最有代表性的就是采用三重絕緣線。

              但這個(gè)方法有缺點(diǎn),因?yàn)榫€的外徑粗了之后,帶來(lái)的后果就是繞線層數(shù)的增加,而這不是我們想看到的。

              方法二:可以通過(guò)選擇繞線窗口比較寬的磁芯骨架,因?yàn)槔@線窗口寬,那么單層繞線可以繞更多的匝數(shù),也意味著可以有效降低繞線的層數(shù),那么層間電容就有效降低了。

              這個(gè)是最直接的,也是最有效的。

              但同樣有缺點(diǎn),選擇磁芯骨架要受到電源結(jié)構(gòu)尺寸的限制。

              方法三:可以在的繞線上來(lái)作文章

              可以采用交叉堆疊繞法來(lái)降低層間電容,如下圖

              

              此種繞法有個(gè)顯著缺點(diǎn),會(huì)增加初次級(jí)之間的耦合面積,也就是說(shuō)會(huì)加大初次級(jí)繞組之間的電容,使EMC變差,有點(diǎn)得不償失的感覺(jué)。

              方法四:還是在繞制上作文章

              先來(lái)看普通的繞法

              



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