集成電路電源分配系統(tǒng)的用途是提供晶體管執(zhí)行芯片邏輯功能所需的電壓與電流。在0.13微米以下工藝技術時，IC設計師不能再想當然地認為VDD和VSS網(wǎng)絡設計是正確的，必須進行詳盡的分析才能確認他們的電源分配方法是否真的具有魯棒性。VDD網(wǎng)絡上的電壓下降(IR)和VSS網(wǎng)絡上的地線反彈會影響設計的整個時序和功能，如果忽視它們的存在，很可能導致芯片設計的失敗。電源網(wǎng)格中的大電流也會引起電遷移(EMI)效應，在芯片的正常壽命時間內會引起電源網(wǎng)格的金屬線性能劣化。這些不良效應最終將造成代價不菲的現(xiàn)場故障和嚴重的產品可靠性問題。

電源網(wǎng)格的IR壓降和地線反彈

引起VDD網(wǎng)絡上IR壓降的原因是，晶體管或門的工作電流從VDD I/O引腳流出后要經過電源網(wǎng)格的RC網(wǎng)絡，從而使到達器件的VDD電壓有所下降。地線反彈現(xiàn)象與此類似，電流流回VSS引腳時也要經過RC網(wǎng)絡，從而導致到達器件的VSS電壓有所上升。更加精細的設計工藝和下一代設計技術使新的設計在IR壓降或地線反彈方面要承受更大的風險。電源網(wǎng)格上的IR壓降主要影響時序，它會降低門的驅動能力，增加整個路徑的時延。一般情況下，供電電壓下降5%會使時延增加15%以上。時鐘緩沖器的時延會由于IR壓降增加1倍以上。當時鐘偏移范圍在100ps內時，這樣的時延增幅將是非常危險的。可以想象一下集中配置的關鍵路徑上發(fā)生這種未期而至的延時會出現(xiàn)什么樣的情景，顯然，設計的性能或功能將變得不可預測。理想情況下，要想提高設計精度，其時序計算必須考慮最壞情況下的IR壓降。

電源網(wǎng)格分析方法主要有靜態(tài)和動態(tài)兩種方法。

靜態(tài)電源網(wǎng)格分析

靜態(tài)電源網(wǎng)格分析法無需額外的電路仿真即能提供全面的覆蓋。大多數(shù)靜態(tài)分析法都基于以下一些基本概念：

1．提取電源網(wǎng)格的寄生電阻；

2．建立電源網(wǎng)格的電阻矩陣；

3．計算與電源網(wǎng)格相連的每個電阻或門的平均電流；

4．根據(jù)晶體管或門的物理位置，將平均電流分配到電阻矩陣中；

5．在每個VDD I/O引腳上將VDD源應用到矩陣；

6．利用靜態(tài)矩陣解決方案計算流經電阻矩陣的電流和IR壓降；

由于靜態(tài)分析法假設VDD和VSS之間的去耦電容足夠濾除IR壓降或地線反彈的動態(tài)峰值，因此其結果非常接近電源網(wǎng)格上動態(tài)轉換的效果。

靜態(tài)分析法的主要價值體現(xiàn)在簡單和全面覆蓋。由于只需要電源網(wǎng)格的寄生電阻，因此提取的工作量非常小。而且每個晶體管或門都提供對電源網(wǎng)格的平均負載，因此該方法能夠全面覆蓋電源網(wǎng)格，但它的主要挑戰(zhàn)在于精度。靜態(tài)分析法沒有考慮本地動態(tài)效應和封裝傳導效應(Ldi/dt)，如果電源網(wǎng)格上沒有足夠的去耦電容，那么這二者都會導致進一步的IR壓降和地線反彈。

動態(tài)電源網(wǎng)格分析

動態(tài)電源網(wǎng)格分析法不僅要求提取電源網(wǎng)格的寄生電阻，還要求提取寄生電容，并要完成電阻RC矩陣的動態(tài)電路仿真。動態(tài)電源網(wǎng)格分析法的典型步驟是：

1．提取電源網(wǎng)格的寄生電阻和電容；

2．提取信號網(wǎng)絡的寄生電阻和電容；