大規(guī)模現(xiàn)場可編程門陣列(FPGA)開發(fā)系統(tǒng)電源設計研究
摘要:以Xilinx的FPGA為例,介紹了FPGA開發(fā)系統(tǒng)的電源要求和功耗,并給出了采用線性低壓降(LDO)穩(wěn)壓器,DC/DC調整器,DC/DC控制器和電源模塊等幾種電源解決方案。
本文引用地址:http://www.biyoush.com/article/179389.htm關鍵詞:現(xiàn)場可編程門陣列;電源設計;DC/DC變換器
1 引言
現(xiàn)場可編程門陣列(FPGA)的出現(xiàn)給電路設計帶來了極大的方便,目前,在芯片設計領域也采用FPGA來開發(fā)仿真驗證平臺。這種開發(fā)系統(tǒng)的FPGA一般規(guī)模較大,功耗也相對較高,因此,其供電系統(tǒng)的好壞直接影響到整個開發(fā)系統(tǒng)的穩(wěn)定性。所以,設計出高效率、高性能的FPGA供電系統(tǒng)具有極其重要的意義。
2 FPGA電源指標要求
我們以Xilinx的FPGA為例,包括Virtex II,Virtex-II Pro,Spartan II和Spartan IIE系列,介紹FPGA的電源指標要求。
2.1 額定電壓
FPGA對電源的要求與DSP非常相似,一般需要2.5V,1.8V或1.5V作為核心電壓,3.3V或2.5V作為I/O電壓,另外Virtex II和Virtex-II Pro還需要3.3V的輔助電壓。表1列舉了Xilinx不同系列FPGA的電壓需求。
表1 FPGA電壓需求
FPGA系列 | Virtex-Ⅱ | Virtex-ⅡPro | Spartan-Ⅱ | Spartan-IIE |
---|---|---|---|---|
核心電壓/V | 1.5 | 1.5 | 2.5 | 1.8 |
I/O電壓/V | 3.3 | 2.5 | 3.3 | 3.3 |
輔助電壓/V | 3.3 | 3.3 | - | - |
2.2 電壓上升時間
為了保證FPGA正常啟動,核心電壓(VCCINT)的上升時間tr必須在特定的范圍內,表2列舉了不同系列FPGA的這一指標要求。此外,電壓上升必須單調,不允許有波動。某些DC/DC變換芯片,比如TI的TPS5461X系列可以外部調節(jié)電壓上升時間,給設計帶來了方便。
表 2 核 心 電 壓 上 升 時 間 要 求
FPGA系列 | Virtex Ⅱ | Virtex Ⅱ Pro | Spartan Ⅱ | Spartan IIE |
---|---|---|---|---|
tr要求 | 1 mstr 50 ms | 100 μstr 50 ms | tr 50 ms | 2 mstr 50 ms |
2.3 供電電壓順序
根據(jù)Xilinx的文檔,對于Virtex II和Virtex-II Pro系列FPGA沒有電壓順序要求,推薦所有的供電電壓同時上電,否則,可能產生較大的啟動電流。對于Spartan-IIE系列,推薦核心電壓和I/O電壓同時供給。對于Spartan II系列上電順序可以任意。
設計經(jīng)驗表明,大部分情況下對于Xilinx的FPGA來說,核心電壓先于I/O電壓供給是個比較好的做法。
2.4 電流監(jiān)測和限制
對于Spartan II和Spartan IIE系列FPGA,電流監(jiān)測和限制一般不推薦使用,因為,在核心電壓(VCCINT)上升至0.6V到0.8V之間時,該系列FPGA會產生一個較大的啟動涌入電流,如果存在監(jiān)測電路就會降低輸出電壓以限制電流,使電壓上升產生波動。如果一定要采用監(jiān)測電路,啟動限制電流不能低于核心電壓(VCCINT)額定電流的2倍。對于其他系列FPGA由于不存在涌入電流,所以無此要求。
2.5 電壓功耗估計
FPGA由一個未連接的電路單元陣列組成,通過用戶編程進行配置。FPGA的電源功耗一般取決于以下因素:內部資源的使用率,工作時鐘頻率,輸出變化率,布線密度,I/O電壓等,見表3。不同的應用,電源實際功耗相差非常大。
表3 FPGA電源功耗因素
核心電壓功耗因素 | I/O電壓功耗因素 |
---|---|
工作時鐘頻率 | 工作時鐘頻率 |
邏輯單元使用率 | 使用的I/O數(shù)目 |
RAM使用率 | 輸出變化率 |
輸出變化率 | I/O標準 |
布線密度 | 輸出驅動和負載 |
Xilinx的電源估計軟件是一個準確估計各系列FPGA功耗的一個很好的工具。利用此工具我們得到了VirtexII系列FPGA的電流估計結果,見表4。表4中我們做了如下假定:輸出變化率25%(450MHz)和15%(100MHz);邏輯單元使用率為100%;器件工作在單一頻率下;布線密度為中等;輸出負載電容為30pF;I/O使用率為100%;50%的I/0端口為輸入,其余的為輸出;輸出I/O中16個為DDR標準,其余的為SDR標準。
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