Tensilica推出Xtensa®可配置處理器內核第七代產(chǎn)品 – Xtensa LX2和Xtensa 7。兩款處理器內核在結構上進行了多項改進，并且是第一批內建高速糾錯ECC（Error Correcting Code）功能的可授權可配置處理器內核。ECC功能針對諸如存儲、網(wǎng)絡、汽車電子和事務處理等應用非常重要。Tensilica新一代處理器內核繼續(xù)保持著最低功耗，最高性能的市場地位，鞏固了Tensilica在可配置處理器內核技術的領導地位。兩款內核現(xiàn)均已現(xiàn)貨發(fā)售。 


　　業(yè)界最低功耗、最高性能 

與傳統(tǒng)固定架構的內核相比，Xtensa 7和Xtensa LX2處理器兩款內核的基本Xtensa指令集架構提供了業(yè)界最低的功耗和最高的性能。由于兩款內核均完全可配置，設計工程師可采用Tensilica專利的自動處理器生成器向基本處理器添加專用指令。與其它相競爭的處理器可提供的性能相比，能夠對處理器配置擴展是很重要的。例如，一款不帶高速緩存，沒有設計工程師定義的指令擴展的Xtensa 7最小配置內核跟ARM7TDMI內核的配置大約相當，但具有更好的性能和低的功耗。

 

基于Xtensa  LX2架構的一款高性能處理器配置方案（Diamond 570T）的面積和功耗小于ARM 1136J-S的一半。注：這并不是基本Xtensa LX處理器內核，而是基于Xtensa LX2架構配置得到的一款實用的高性能的通用CPU內核。 


　　功耗降低百分之三十 

　　改進后的Xtensa 7和Xtensa LX2處理器內核降低了近30%功耗（內核加上存儲器），其中關鍵因素包括： 可分別配置主系統(tǒng)存儲器接口、本地數(shù)據(jù)存儲器接口和指令存儲器接口等諸項接口的寬度減少數(shù)據(jù)存儲器使能和存取的執(zhí)行判斷，令數(shù)據(jù)高速緩存器和緊耦合的本地數(shù)據(jù)存儲器在長時間不使用情況下處于斷電狀態(tài)。一個可選的更寬的取指令緩沖區(qū)可使指令讀取的時間和由這些讀取指令周期帶來的功耗，降低最多75%，具體節(jié)電結果視代碼長度而定。   

　　同時，Tensilica設計的電源關電模式，包括外部的控制調試端口和片上調試模塊的關電，降低了整個系統(tǒng)的功耗。 


　　新ECC功能選項 

　　Tensilica引入兩個選項以檢測和/或糾正隨著硅工藝的尺寸縮小而增加的存儲器錯誤。Tensilica的可配置Xtensa處理器內核的設計工程師現(xiàn)在能夠在全部本地緊耦合的存儲器中選擇校奇偶驗位或者ECC保護。當在高速數(shù)據(jù)緩存陣列、高速緩存標記陣列或者本地存儲器（指令和/或數(shù)據(jù)存儲器）中檢測到一個單比特軟錯誤時，奇偶校驗位產(chǎn)生一個異常。ECC檢測并糾正單比特錯誤和檢測雙比特錯誤。Tensilica公司是第一家內建高速ECC糾錯能力的處理器架構的IP公司。糾錯在諸如存儲器和網(wǎng)絡應用等非常關注可靠性和精確性的關鍵應用中極為重要， 比如在汽車應用中將用以滿足無差錯汽車安全標準的要求。 


　　Rowen博士進一步表示，“隨著工藝尺寸的縮小，更小的Cell電容和更低的電壓導致軟存儲器錯誤的增加。因此，處理器能夠檢測并糾正軟存儲器錯誤越來越重要。這正是Tensilica公司在所有新一代Xtensa內核中添加內建高速ECC糾錯功能選項的重要原因。” 


       其它部分新增功能 

      Tensilica公司新增多項應用于Xtensa 7和Xtensa LX2處理器內核的功能： 

　　1)      新增處理器接口PIF（Processor Interface）設計工程師選項可用來控制緩沖區(qū)（令其更?。┻M行微調和降低SoC設計中非影響性能的關鍵路徑的功耗。 

　　2)      可以同時配置一個快速本地指令和數(shù)據(jù)存儲器的寬接口和一個系統(tǒng)總線的窄系統(tǒng)接口的選項，使得系統(tǒng)接口和總線設計在降低設計復雜度、減少面積和功耗的同時還可以快速地以高帶寬訪問本地存儲器。 

　　3)      TIE（Tensilica指令擴展）語言基礎架構已經(jīng)改進為大型開發(fā)團隊和公司共享已有的TIE指令模塊庫提供了更好的機制，可以對多個TIE文件進行操作。 


Tensilica公司同時新增支持Xtensa LX處理器內核的高級功能： 

　　1)      新TIE指令查找表端口功能，使得創(chuàng)新存儲器的接口的功能超出了已有的做為本地指令和數(shù)據(jù)存儲器接口的功能。與這些設計工程師定義的新的TIE指令查找表端口相連的存儲器可直接通過處理器的數(shù)據(jù)通路來進行讀寫而無需采用load和store指令。視頻系統(tǒng)的設計工程師可將一個TIE指令查找表端口與一個存儲視頻幀數(shù)據(jù)的本地緩沖區(qū)相連。視頻幀數(shù)據(jù)被外部硬件填充或再填充到處理器數(shù)據(jù)處理通路中，而無需采用功耗很大的DMA（直接內存存?。?。網(wǎng)絡設計工程師可將TIE指令查找表端口跟更大的查找表相連，從而能夠被處理器快速訪問。 
　　2)      一個可選的連接方法是一個cross bar功能，它可將屬于兩個bank的單端口的本地數(shù)據(jù)RAM和配置有2個 load/store端口的Xtensa LX2處理器內核相連接。通過這種方式，當這些操作針對相反的bank時，處理器可在每個時鐘周期維持2個load/store操作。因此，當采用Xtensa LX2作為帶2個load/store端口的XY型DSP架構時，系統(tǒng)設計被極大地簡化了。 

　　3)      存儲器管理單元（MMU）支

持所有的配置，甚至是7級流水線和Tensilica公司獲有專利權的FLIX™(可變長度指令擴展)技術，從而可支持多發(fā)射指令的高性能CPU配置。MMU是可運行Linux操作系統(tǒng)必需的，目前的Linux系統(tǒng)支持來自Tensilica的合作伙伴Monta Vista公司。采用FLIX的帶MMU功能的Xtensa LX2處理器內核非常適合高性能的、需要運行復雜協(xié)議棧的網(wǎng)絡應用，以及作為移動和手持應用中的高端處理器。 （注：MMU在Xtensa 7中也是一個選項。） 

       新型Xtensa 7 處理器內核 

       第七代Xtensa可配置處理器內核經(jīng)過優(yōu)化適合低功耗應用，對控制和DSP（數(shù)字信號處理）操作都是理想的選擇。Xtensa 32位比特架構有5級流水線、32比特ALU（算術邏輯單元）、高達64個通用物理寄存器、6個專用寄存器和80條基本指令（包括改進的16比特和24比特RISC指令編碼，及可最大化代碼密度的無模式切換）。在90nm GT工藝下，以針對速度優(yōu)化的網(wǎng)表，最差的運行環(huán)境，時鐘速度可達600MHz。在130nm LV工藝下，以針對面積優(yōu)化的網(wǎng)表，典型的運行環(huán)境，一個最小配置（20,000門）內核的功耗為0.038mW/MHz，而在90nm GT工藝下，以針對面積優(yōu)化的網(wǎng)表，典型的運行環(huán)境，功耗為0.048mW/MHz。 


       新型Xtensa LX2處理器內核 

       Tensilica公司Xtensa LX2處理器內核包括了Xtensa 7中的全部功能和3項其他不具備的功能： 

　　1)      更加快速的數(shù)據(jù)輸入和輸出（I/O），。包括一個增加第二個load/store單元選項和向處理器執(zhí)行單元中添加設計工程師定義的GPIO（通用輸入/輸出目的）TIE指令端口和FIFO（先入先出）隊列以進行直接數(shù)據(jù)存取這一Tensilica公司突破性的技術能力。TIE指令端口和隊列全都不需要通過總線， 因此無需多條load/store運算來處理數(shù)據(jù)。 

　　2)      Tensilica公司創(chuàng)新的FLIX技術可以令創(chuàng)造出來的處理器配置在每個周期以一種VLIW處理器的方式發(fā)射多條指令。Xtensa C/C++編譯器（XCC）從C/C++代碼中自動地抽取指令層和循環(huán)層中的并行運算，并將其打包進FLIX指令集中。這些多發(fā)射的FLIX指令可以是32位比特寬或者64位比特寬，并可與基本16位比特和24位比特的指令進行無模式混合。通過將多條指令封裝進一個寬32位或者64位的指令字，設計工程師能夠在嵌入式應用中加速更多的應用性能瓶頸。 

　　3)      Xtensa LX2與帶有7級高性能流水線選項的Xtensa 7擁有相同的指令集。Xtensa LX的7級流水線版本在90nm GT 工藝下，以針對速度優(yōu)化的網(wǎng)表，最差的運行條件能夠超過650MHz。在130nm LV工藝下，以面積優(yōu)化的網(wǎng)表，典型的運行環(huán)境，一個最小配置（20,000門）的功耗為0.038mW/MHz，而在90nm GT工藝下，以面積優(yōu)化的網(wǎng)表，典型的運行環(huán)境，功耗為0.048nW/MHz。 

　　廣泛的合作伙伴基礎 

　　Tensilica公司處理器內核的可配置能力從未危及根本的基本Xtensa指令集，所以確保了一個第三方合作伙伴應用軟件和開發(fā)工具的強大的生態(tài)系統(tǒng)的有效性。所有Xtensa處理器可能的配置經(jīng)常與主要的操作系統(tǒng)、調試工具和ICE解決方案相兼容；并且常伴有一套自動生成的、完整的軟件開發(fā)工具鏈，包括一個基于ECLIPSE框架的高級集成開發(fā)環(huán)境、一個世界級的編譯器、一個周期精確（cycle-accurate）并兼容SystemC的指令集仿真器、以及完整的工業(yè)標準的GNU工具鏈。 


　　可配置、可擴展的Xtensa架構 

　　Xtensa處理器擁有300多項獨立的配置選項，設計工程師可根據(jù)不同的應用選擇恰當?shù)墓δ苓M行組合。這些選項包括：乘法器、浮點運算單元、一個音頻處理器、一個基本DSP引擎或一個3路VLIW（超長指令字）SIMD(單指令多數(shù)據(jù))DSP引擎、處理器總線接口、MMU、32個中斷、優(yōu)化的EDA腳本和操作系統(tǒng)支持等等更多的選項。 


　　為提高2～100倍甚至更高的性能，

設計工程師可采用TIE語言增加專用指令，或者用Tensilica公司的XPRES (Xtensa 處理器擴展綜合)編譯器自動評估C/C++算法，從而自動開發(fā)出優(yōu)化的TIE指令以加速算法。TIE語言能夠描述一條完整的新路徑以節(jié)省面積和功耗，新路徑包括的要素如：新寄存器、寄存器文件、多周期執(zhí)行單元、設計工程師定義的 GPIO和FIFO接口、SIMD執(zhí)行單元、一條VLIW數(shù)據(jù)路徑和自定義的多種數(shù)據(jù)類型，例如面向音頻應用的24位數(shù)據(jù)，面向安全處理的56位數(shù)據(jù)，或者面向包處理的256位數(shù)據(jù)。TIE指令編譯器讀入這條新路徑的描述和新指令，然后更新整個編譯器工具鏈（編譯器、調試器、分析器等等）、指令集模擬器和系統(tǒng)模型。它同時向處理器硬件中插入優(yōu)化的門控時鐘的執(zhí)行單元、寄存器、寄存器文件、控制邏輯、旁路邏輯等等。這些操作都是自動執(zhí)行的，并且Tensilica公司保證其正確性。 

　　采用Xtensa 處理器內核取代硬邏輯模塊 

　　Tensilica公司的Xtensa處理器內核經(jīng)常因為多種原因被用于取代特定的硬連線RTL(寄存器傳輸級)模塊。首先，因為它是可編程的，Xtensa處理器可提供的靈活性是基于純RTL有限狀態(tài)機設計無法提供的；第二，流片后算法問題的修復可通過軟件更新來實現(xiàn)，可顯著減少反復流片的風險；第三，與RTL設計相比，Xtensa處理器內核可降低整個SoC設計和驗證的時間；第四，通常Xtensa處理器內核可以比用RTL實現(xiàn)更低的功耗，因為Xtensa處理器生成器可即時自動進行流水線操作分析和插入門控時鐘，而用RTL設計來手動進行如此操作一般來說不可能；第五，因為Xtensa處理器內核可以繞過總線，采用GPIO TIE指令端口和FIFO TIE指令隊列直接進行數(shù)據(jù)傳輸，所以它傳輸和操作數(shù)據(jù)的速度和效率能夠跟RTL模塊一樣。