AD9920A中內置相關雙采樣電路，主要由寄存器SHPLOC和SHDLOC來控制RSL和SGL的采樣時刻。SHP、SHD是通過將主時鐘周期分為64個邊沿時刻，相對于寄存器值被映射到4個象限中，每個象限包含了16個邊沿時刻。而數(shù)據輸出DATACLK相位可以通過DOUTPHASE寄存器進行編程，可以設置從0～63的任何時刻。通過配置0x38地址的寄存器來設置SHPLOC和SHDLOC的值，從而對應了RSL和SGL在一個像素周期中的采集時刻。為使切換噪聲最小，應將DOUTPHASE寄存器設置為與SHP采樣位置相同的邊沿，或者設置為SHP采樣位置之后最多11個邊沿時刻，不應處于SHD采樣位置與SHD位置之后的11個邊沿之間。
在每個CCD感光器件的周圍都有一些不感光的區(qū)間，這些就是暗像素區(qū)。通過AD9920A寄存器設置，將CLPOB使能在這些區(qū)間。當CLPOB使能后，AD9920A內部的電路就會自動計算出這些暗參考電平的平均值。最終AD9920A輸出的數(shù)據是減掉暗參考電平后的有效值。暗像素參考電平采樣位置取決于CCD，對于KAI-02150，取行首的前20個暗像素來計算暗參考電平。
3．2 水平垂直時鐘時序設置
CCD水平時鐘時序的設置主要是對Master模式的AD9920A的寄存器0x30～0x34進行配置，從而確定H1、H2、HL、RG在一個像素周期內上升沿和下降沿的位置。進一步設置寄存器0x36和0x37來配置AD9920A的水平時鐘輸出的驅動電流強度。
AD9920A的垂直時鐘時序設置比較靈活，通過預設多組V-Pattern、V-Sequence、Field寄存器可以組合出多種工作模式。在攝像機工作時，只需修改Mode寄存器就可以在多種工作模式間進行切換。根據KAI-02150的Datasheet提供的垂直時鐘時序圖所示，CCD最后一行像素輸出所需垂直時鐘和其他行不同。所以對工作在Master模式的AD9920A設置了2組V-Pattern寄存器、2組V-Sequence寄存器，并根據需要設置了3組Field寄存器，來獲得3種工作模式。
3．3 電子快門設置
文中采用AD9920A的GPO04作為CCD的電子快門信號。AD9920A的GPO04既可以作為普通I／O口使用，又可以和片內XSUBCK信號相連而作為XSUBCK輸出。通過配置0x8E、0x8F、0x90寄存器的值，來控制電子曝光時間的長短。

4 實驗測試結果
通過后級FPGA按照AD9920A的Datasheet上提供的上電順序進行寄存器配置，AD9920A就可以輸出采集到的BAYER陣列格式的數(shù)字視頻信號。經過一系列的調試后，保證CCD水平垂直驅動時鐘信號、電荷復位信號、電子快門信號均符合KAI-02150的參數(shù)需求，獲得數(shù)字高清圖像。示波器采集到的主要信號波形如圖5所示，其中，圖4(a)是水平驅動時鐘，上方是H1Sa，下方是H2Sa；圖4(b)是垂直驅動時鐘，上方是V1B，下方是V3B；圖4(c)是CCD輸出的模擬信號與RG復位信號，上方是Video_A，下方是RG_a；最終通過后級DSP處理模塊網絡輸出到上位機的圖像如圖5所示。