該折疊共源共柵放大器具有寬的共模輸入范圍和大的輸出電壓擺幅。同時(shí)為了減小共源極失調(diào)電壓對(duì)后級(jí)共柵電路的影響，本文在設(shè)計(jì)過程中使M36和M37支路的電流為M23支路電流的3倍。
在圖4中，多輸出運(yùn)放的第二級(jí)采用由M41和電阻串組成的共源極電路，提高了增益。C4和R2分別是補(bǔ)償電容和調(diào)零電阻，對(duì)整個(gè)運(yùn)放進(jìn)行頻率補(bǔ)償，增強(qiáng)電路的穩(wěn)定性。M40的特殊接法是為了降低該管上的壓降，從而得到所需的3 V(Vref1)電壓。
該多輸出運(yùn)放可以通過選擇合適的電阻值，非常方便地得到從0到接近VDD的任意電壓值，且這些電壓值與電阻的絕對(duì)值無關(guān)，只與選取電阻的比例有關(guān)，因此適用于各種工藝。

3 仿真結(jié)果與分析
整體電路采用華虹1μm的CMOS工藝設(shè)計(jì)，利用Cadence仿真軟件進(jìn)行仿真，并對(duì)仿真結(jié)果進(jìn)行了分析。
3．1 帶隙基準(zhǔn)源仿真結(jié)果
帶隙基準(zhǔn)電壓源核心電路的溫度特性曲線如圖6所示，溫漂TCF的計(jì)算由下式給出：

由圖6可知，在-40～140℃的溫度范圍內(nèi)，根據(jù)式(11)可得溫漂為23．6×10-6℃-1，實(shí)現(xiàn)了寬溫度范圍內(nèi)低溫漂的設(shè)計(jì)目標(biāo)；帶隙主電路的PSRR為67 dB；靜態(tài)電流低至24μA，大大降低了芯片的功耗，可以滿足開關(guān)電源芯片的設(shè)計(jì)需求。
對(duì)啟動(dòng)電路進(jìn)行瞬態(tài)仿真，可以得到啟動(dòng)電路的啟動(dòng)時(shí)間為0．114μs，啟動(dòng)速度快，滿足設(shè)計(jì)要求。
3．2 多路輸出基準(zhǔn)電壓仿真結(jié)果
分壓電路采用帶負(fù)反饋的兩級(jí)運(yùn)放，跟蹤性能好。以Vref2為輸出端的仿真結(jié)果如圖7～圖9所示。

對(duì)運(yùn)放的交流小信號(hào)增益與相位進(jìn)行仿真，得到如圖7所示曲線。從圖中可以看到，運(yùn)放增益為80 dB，相位裕度為85°，單位增益帶寬為7．15 MHz。
對(duì)運(yùn)放進(jìn)行瞬態(tài)仿真，得到圖8所示曲線。從圖中可以看到，曲線并沒有振鈴出現(xiàn)，說明運(yùn)放比較穩(wěn)定。
根據(jù)圖8可計(jì)算出運(yùn)放的轉(zhuǎn)換速率為4 V／μs，建立時(shí)間為0．58μs。
對(duì)運(yùn)放的CMRR(共模抑制比)進(jìn)行仿真，得到如圖9所示曲線。從圖中可以看出，CMRR為88 dB，說明運(yùn)放具有較好的共模抑制特性。

4 結(jié)語
結(jié)合開關(guān)電源管理芯片項(xiàng)目的設(shè)計(jì)需求，設(shè)計(jì)了一款多輸出、低成本、高性能的CMOS帶隙基準(zhǔn)電壓源。設(shè)計(jì)中采用了一種結(jié)構(gòu)簡(jiǎn)單的Brokaw帶隙基準(zhǔn)核心電路和帶負(fù)反饋的折疊共源共柵運(yùn)放，實(shí)現(xiàn)了低成本和多輸出的設(shè)計(jì)要求。通過Cadence的仿真結(jié)果可以看到，該帶隙基準(zhǔn)源性能良好，能夠提供比較精確穩(wěn)定的基準(zhǔn)電壓。