一種多通道ARINC429總線收發(fā)容錯方法的研究
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3 ARINC429總線接收模塊設(shè)計
ARINC429總線接收模塊，要實現(xiàn)能自動識別兩種速率100 Kb／s和12．5 Kb／s，并對數(shù)據(jù)進(jìn)行校驗。
3．1 電平轉(zhuǎn)換電路
和發(fā)送模塊類似，接收模塊在接收信號之前，也要進(jìn)行電平轉(zhuǎn)換，將信號轉(zhuǎn)換成FPGA能識別的電平，ARINC429接收模塊電平轉(zhuǎn)換電路圖如圖3所示。本文引用地址：http://www.biyoush.com/article/175788.htm
3．2 接收狀態(tài)轉(zhuǎn)換
接收模塊主要有5個輸入端口和2個輸出端口，輸入端口分別為：時鐘clk_800khz、復(fù)位rst_n、校驗方式set_od、ARINC429總線busa和busb，輸出端口包括：輸出數(shù)據(jù)outdata、輸出使能done_rec。
接收模塊主要包括兩個狀態(tài)：空閑和接收。在空閑狀態(tài)時，ARINC429總線上沒有數(shù)據(jù)傳輸時，兩根線busa和busb都為邏輯“0”，即clk_429=0時，說明有數(shù)據(jù)到來，轉(zhuǎn)到發(fā)送狀態(tài)。
在接收狀態(tài)時，接收數(shù)據(jù)并移入移位寄存器，當(dāng)有連續(xù)4個周期busa和busb都為0，即clk_429=1時，表示接收完成，轉(zhuǎn)到空閑狀態(tài)。然而，在傳送最后一位數(shù)據(jù)時還有半個位周期clk_429=0，所以實際上是連續(xù)4．5個位周期如圖4所示。由于ARINC429總線有兩種發(fā)送速率即12．5 Kb／s和100 Kb／s，所以不同速率時的4個周期的時間也不一樣，而且傳輸數(shù)據(jù)時每一位都有半個位周期是時鐘周期，因此需列出不同速率和周期對應(yīng)的時長。本設(shè)計的時鐘選取為800 kHz，表2為此時鐘下的計數(shù)值。
從表2中可以看出，在100 Kb／s速率下4個位周期的計數(shù)值為32，而12．5 Kb／s時為256，所以無論任何速率當(dāng)計數(shù)值為32時可認(rèn)為是當(dāng)前傳輸結(jié)束。但是，12．5 Kb／s速率時的半個位周期的計數(shù)值也為32，會出現(xiàn)錯誤。所以，選擇33為傳輸結(jié)束的計數(shù)值。
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