關(guān)鍵詞：ADSP Tiser SHARC；FBLMS；窄帶干擾；TS101S

１　引言

利用數(shù)字信號處理器（ＤＳＰ）來進(jìn)行模擬信號的處理同時具有很大的優(yōu)越性，其主要表現(xiàn)有精度高，靈活性大，可靠性好等方面。它不但可以廣泛應(yīng)用于通信系統(tǒng)、圖形／圖像處理、雷達(dá)聲納、醫(yī)學(xué)信號處理等實時信號處理領(lǐng)域。而且隨著人們對實時信號處理要求的不斷提高和大規(guī)模集成電路技術(shù)的迅速發(fā)展，數(shù)字信號處理器也發(fā)生著日新月異的變革。就ＡＤ公司而言，繼１６－ｂｉｔ定點ＡＤＳＰ２１ｘｘ和３２－ｂｉｔ浮點ＡＤＳＰ２１ｘｘｘ系列之后，日前又推出了ＡＤＳＰ Ｔｉｇｅｒ ＳＨＡＲＣ系列的新型器件。這種Ｔｉｇｅｒ ＳＨＡＲＣ系列器件是基于ＡＤ２１０６ｘ的下一代高性能芯片，其內(nèi)部集成有更大容量的ＲＡＭ，它可以在單周期內(nèi)執(zhí)行４條指令，且可以很方便地實現(xiàn)多片并行處理系統(tǒng)的擴(kuò)展，這些新添的特性更增加了高速實時信號處理的可行性。本文將介紹該系列中的ＴＳ１０１Ｓ芯片，以及利用該芯片實現(xiàn)ＦＢＬＭＳ?Ｆｒｅｑｕｅｎｃｙ－ｄｏｍａｉｎ Ｂｌｏｃｋ ＬＭＳ?算法的自適應(yīng)預(yù)測濾波的設(shè)計方法。此外，筆者還在ＥＺ－ＫＩＴ開發(fā)板上測試通過并驗證了該算法抑制同頻窄帶信號對雷達(dá)干擾的有效性。

２　ＴＳ１０１Ｓ系統(tǒng)器件的結(jié)構(gòu)性能

２．１ 結(jié)構(gòu)特點

ＴＳ１０１Ｓ的系統(tǒng)結(jié)構(gòu)邏輯框圖如圖１所示。ＴＳ１０１Ｓ依舊采用超級哈佛結(jié)構(gòu)（ＳＨＡＲＣ），并運(yùn)用流水線技術(shù)，目前可以達(dá)到８級流水線（３級取指５級執(zhí)行），其結(jié)構(gòu)特點如下：

●具有特殊的指令集和較長的指令字，一個指令字可以同時控制芯片內(nèi)多個功能單元的操作；

●片內(nèi)集成有可由用戶自己定義的６Ｍｂｉｔ大容量ＳＲＡＭ存儲器；

●具有２個獨立的計算單元，每個單元都有算術(shù)邏輯單元、乘法器、移位器、寄存器組及相關(guān)的數(shù)據(jù)對齊緩沖器，并可通過加速器支持Ｔｒｅｌｌｉｓ解碼?如，Ｖｉｔｅｒｂｉ和Ｔｕｒｂｏ解碼?和復(fù)數(shù)相關(guān)運(yùn)算；

●帶有兩個Ｉｎｔｅｇｅｒ ＡＬＵ，每個ＩＡＬＵ含有兩個通用寄存器組，因而具有強(qiáng)大的地址產(chǎn)生能力，可支持環(huán)形緩沖和位反序?qū)ぶ罚?/P>

●支持ＳＩＭＤ操作。

２．２ 主要性能

ＴＳ１０１Ｓ具有極高的處理能力，它采用靜態(tài)超標(biāo)量結(jié)構(gòu)，既有超標(biāo)量處理器所具備的大容量指令緩沖池和指令跳轉(zhuǎn)預(yù)測功能，又可以在程序執(zhí)行前就對指令級進(jìn)行并行操作并用編譯器預(yù)測出來。ＴＳ１０１Ｓ的其它重要性能指標(biāo)如下：

●指令周期為４ｎｓ（主頻２５０ＭＨｚ）?運(yùn)算能力達(dá)到２５０ＭＩＰＳ；

●ＤＳＰ每周期能執(zhí)行４條指令，具有２４個１６－ｂｉｔ定點運(yùn)算和６個浮點運(yùn)算能力，能提供１５００ＭＩＰＳ或６．０ＧＯＰＳ的性能；

●每周期可實現(xiàn)８１６ ｂｉｔ乘與４０ ｂｉｔ累加或者２１６ ｂｉｔ乘與８０ ｂｉｔ累加；

●支持３２ ｂｉｔ ＩＥＥＥ浮點數(shù)據(jù)和８ ｂｉｔ／１６ ｂｉｔ／３２ ｂｉｔ／６４ ｂｉｔ定點數(shù)據(jù)格式。

ＴＳ１０１的其它典型性能指標(biāo)如表１所列。

表1 250M運(yùn)行時通用算法性能

雷達(dá)信號處理一般需要很高的實時性，比如在干擾抑制算法處理時，必須在一個回波脈沖周期內(nèi)完成相關(guān)算法。由上述分析可知，ＴＳ１０１Ｓ可以滿足高速實時數(shù)字信號處理的要求。下面以ＴＳ１０１Ｓ實現(xiàn)ＦＢＬＭＳ自適應(yīng)算法抑制同頻窄帶信號對雷達(dá)的干擾為例進(jìn)一步介紹該芯片。

３?。疲拢蹋停铀惴ǚ治雠c實現(xiàn)

自適應(yīng)過程一般采用典型ＬＭＳ自適應(yīng)算法，但當(dāng)濾波器的輸入信號為有色隨機(jī)過程時，特別是當(dāng)輸入信號為高度相關(guān)時，這種算法收斂速度要下降許多，這主要是因為輸入信號的自相關(guān)矩陣特征值的分散程度加劇將導(dǎo)致算法收斂性能的惡化和穩(wěn)態(tài)誤差的增大。此時若采用變換域算法可以增加算法收斂速度。變換域算法的基本思想是：先對輸入信號進(jìn)行一次正交變換以去除或衰減其相關(guān)性，然后將變換后的信號加到自適應(yīng)濾波器以實現(xiàn)濾波處理，從而改善相關(guān)矩陣的條件數(shù)。因為離散傅立葉變換?ＤＦＴ?本身具有近似正交性，加之有ＦＦＴ快速算法，故頻域分塊ＬＭＳ?ＦＢＬＭＳ?算法被廣泛應(yīng)用。

ＦＢＬＭＳ算法本質(zhì)上是以頻域來實現(xiàn)時域分塊ＬＭＳ算法的，即將時域數(shù)據(jù)分組構(gòu)成Ｎ個點的數(shù)據(jù)塊，且在每塊上濾波權(quán)系數(shù)保持不變。其原理框圖如圖２所示。ＦＢＬＭＳ算法在頻域內(nèi)可以用數(shù)字信號處理中的重疊保留法來實現(xiàn)，其計算量比時域法大為減少，也可以用重疊相加法來計算，但這種算法比重疊保留法需要較大的計算量。塊數(shù)據(jù)的任何重疊比例都是可行的，但以５０％的重疊計算效率為最高。對ＦＢＬＭＳ算法和典型ＬＭＳ算法的運(yùn)算量做了比較，并從理論上討論了兩個算法中乘法部分的運(yùn)算量。本文從實際工程出發(fā)，詳細(xì)分析了兩個算法中乘法和加法的總運(yùn)算量，其結(jié)果為：

復(fù)雜度之比＝ＦＢＬＭＳ實數(shù)乘加次數(shù)／ＬＭＳ實數(shù)乘加次數(shù)＝（２５Ｎｌｏｇ２Ｎ＋２Ｎ－４）／[２Ｎ(２Ｎ－１)]?

采用ＡＤＳＰ的Ｃ語言來實現(xiàn)ＦＢＬＭＳ算法的程序如下：

ｆｏｒ(ｉ＝０;ｉ＜＝３０;ｉ＋＋)

{ｆｏｒ(ｊ＝０;ｊ＜＝ｎ－１;ｊ＋＋)

{ｉｎ[ｊ]＝ｉｎｐｕｔ[ｉＮ＋ｊ;]

ｒｆｆｔ(ｉｎ,ｔｉｎ,ｎｆ,ｗｆｆｔ,ｗｓｔ,ｎ);

ｒｆｆｔ(ｗ,ｔｗ,ｗｆ,ｗｆｆｔ,ｗｓｔ,ｎ);

ｃｖｅｃｖｍｌｔ(ｉｎｆ,ｗｆ,ｉｎｗ,ｎ);

ｉｆｆｔ(ｉｎｗ,ｔ,Ｏ,ｗｆｆｔ,ｗｓｔ,ｎ);

ｆｏｒ(ｊ＝０,ｊ＜＝Ｎ－１;ｊ＋＋)

{ｙ[ｉＮ＋ｊ]＝Ｏ[Ｎ＋ｊ]．ｒｅ;

ｅ[ｉＮ＋ｊ]＝ｒｅｆｅｒｅ[ｉＮ＋ｊ]－ｙ[ｉＮ＋ｊ];

ｔｅｍｐ[Ｎ＋ｊ]＝ｅ[ｉＮ＋ｊ;}

ｒｆｆｔ(ｔｅｍｐ,ｔ,Ｅ,ｗｆｆｔ,ｗｓｔ,ｎ);

ｆｏｒ(ｊ＝０;ｊ＜＝ｎ－１;ｊ＋＋)

{ｉｎｆ_ｃｏｎｊ[ｊ]＝ｃｏｎｊｆ(ｉｎｆ[ｊ]);}???

ｃｖｅｃｖｍｌｔ(Ｅ,ｉｎｆ_ｃｏｎｊ,Ｅｉｎ,ｎ);

ｉｆｆｔ(Ｅｉｎ,ｔ,Ｅｉｎ,ｗｆｆｔ,ｗｓｔ,ｎ);

ｆｏｒ(ｊ＝０;ｊ＜＝Ｎ－１;ｊ＋＋)

{ＯＯ[ｊ]＝Ｅｉｎ[ｊ]．ｒｅ;

ｗ[ｊ]＝ｗ[ｊ]＋２＊ｕ＊ＯＯ[ｊ];}??

}

在ＥＺ－ＫＩＴ測試板中，筆者用匯編語言和Ｃ語言程序分別測試了典型ＬＭＳ算法的運(yùn)行速度，并與ＦＢＬＭＳ算法的Ｃ語言運(yùn)行速度進(jìn)行了比較，表２所列是其比較結(jié)果，從表２可以看出濾波器階數(shù)為６４時，即使是用Ｃ語言編寫的ＦＢＬＭＳ算法也比用匯編編寫的ＬＭＳ算法速度快２０％以上，如果濾波器的階數(shù)更大，則速度會提高更多。

表2 FBLMS和LMS算法在運(yùn)行速度比較