其中，時(shí)鐘信號clk1和clk2可由基站控制器(BSC)的時(shí)鐘電路直接提供，或由本次設(shè)計(jì)的時(shí)鐘電路將基站控制器(BSC)提供的原始時(shí)鐘信號進(jìn)行分頻得到；輸出控制器包括輸出數(shù)據(jù)合成電路和整形電路兩部分。
2．2 CDMA 2000前向鏈路卷積編碼器的仿真實(shí)現(xiàn)
根據(jù)卷積編碼器電路框圖，采用VHDL語言編寫前向鏈路卷積編碼器的源程序輸入到QuartusⅡ開發(fā)軟件中進(jìn)行編譯、仿真、綜合得到可下載文件，然后通過對器件編程完成設(shè)計(jì)。
仿真前假設(shè)編碼器的初始狀態(tài)為零，即：b1～b9為00000000；輸入的信息為11010，為保證輸入的全部信息位都能通過移位寄存器，并對移位寄存器進(jìn)行復(fù)位，在信息位后加8個(gè)零，其輸出結(jié)果為11010111000001111111101100,，仿真時(shí)，輸入數(shù)據(jù)data的速率為9.6Kb／s；輸出碼元c的速率為19．2Kb／s。仿真結(jié)果如圖4所示，其中b為寄存器組各個(gè)時(shí)刻的狀態(tài)。

在前向鏈路卷積編碼器的設(shè)計(jì)中有一些需要注意的問題：首先要明確VHDL語言不同于其他的計(jì)算機(jī)語言，它是一種硬件描述語言，它描述的對象是客觀的電路系統(tǒng)。其次，不同的EDA工具對VHDL語言的支持程度不同。本次設(shè)計(jì)中采用的QuartusⅡ開發(fā)工具主要是針對可編程邏輯器件的軟件，它并不支持所有的VHDL語句，它只支持RTL級描述，不支持行為級描述。再有，在設(shè)計(jì)中需要根據(jù)設(shè)計(jì)要求和可編程邏輯器件的資源情況、速度等進(jìn)行合理的選擇。該設(shè)計(jì)中采用的EP2C8Q208器件就可滿足資源和速度方面的要求。

3 結(jié)語
本文實(shí)現(xiàn)了一種適用于CDMA 2000系統(tǒng)的前向鏈路卷積編碼器，通過對整體電路的設(shè)計(jì)、仿真和調(diào)測，結(jié)果表明本編碼器可達(dá)到CDMA 2000系統(tǒng)要求，具有一定的實(shí)用價(jià)值，同時(shí)，本設(shè)計(jì)采用基于可編程邏輯器件借助VHDL語言及EDA工具進(jìn)行設(shè)計(jì)的思路，大大縮短了設(shè)計(jì)周期，降低了成本，提高了設(shè)計(jì)的可靠性、靈活性，為通信系統(tǒng)設(shè)計(jì)提供了一種有效的設(shè)計(jì)方法。