FPGA（現(xiàn)場可編程門陣列）由于其具有使用靈活、執(zhí)行速度快、開發(fā)工具豐富的特點而越來越多地出現(xiàn)在現(xiàn)場電路設(shè)計中。本文用FPGA作為接口芯片，提供控制信號和定時信號，來實現(xiàn)DSP到SDRAM的數(shù)據(jù)存取。

1 SDRAM介紹

本文采用的SDRAM為TMS626812A，圖1為其功能框圖。它內(nèi)部分為兩條，每條1M字節(jié)，數(shù)據(jù)寬度為8位，故存儲總?cè)萘繛?M字節(jié)。

所有輸入和輸出操作都是在時鐘CLK上升沿的作用下進行的，刷新時鐘交替刷新內(nèi)部的兩條RAM。TMS626812A主要有六條控制命令，它們是：條激尖/行地址入口、列地址入口/寫操作、列地址入口/讀操作、條無效、自動刷新、自動刷新。SDRAM與TMS320C54x接口中用到的命令主要有：MRS、DEAC、ACTV、WRT-P、READ-P和REFR。這里，設(shè)計目的就是產(chǎn)生控制信號來滿足這些命令的時序要求。關(guān)于TMS626812A的具體說明可以查看其數(shù)據(jù)手冊。

2 SDRAM與TMS320C54x之間的通用接口

圖2是DSP與SDRAM的通用接口框圖，圖中DSP I/F代表TMS320C54x端接口單元，SDRAM CNTL代表SDRAM端接口控制單元。SDRAM被設(shè)置成一次性讀寫128個字節(jié)，而DSP一次只讀寫一個字節(jié)，因而建立了兩個緩沖區(qū)B0、B1來緩存和中轉(zhuǎn)數(shù)據(jù)。B0、B1大小都為128字節(jié)，而且映射到DSP中的同一地址空間。

盡管B0、B1對應(yīng)于同一地址空間，但對兩個緩沖區(qū)不能在同一時刻進行合法訪問。實際上，當B0被DSP訪問時，B1就被SDRAM訪問，反之也成立。若DSP向B1寫數(shù)據(jù)，SDRAM就從B0讀數(shù)據(jù)；而當SDRAM的數(shù)據(jù)寫到B0中時，DSP就從B1讀數(shù)據(jù)。兩者同時從同一緩沖區(qū)讀或?qū)懚紝⒓ぐl(fā)錯誤。上邊所述的數(shù)據(jù)轉(zhuǎn)移方式有兩種好處：一是加速了TMS320C54x的訪問速度，二是解決了二者之間的時鐘不同步問題。

3 FPGA中的硬件設(shè)計

TMS320C54x為外部存儲器的擴展提供了下列信號:CLK、CS、AO～A15、D0～D15、RW、MATRB、ISTRB、IS，而SDRAM接收下列信號：CLK、CKE、CS、CQM、W、RAS、CAS、A0～A11。由于兩端控制信號不同，需要在DSP與SDRAM之間加上控制邏輯，以便將從DSP過來的信號解釋成SDRAM能夠接收的信號，圖3是用FPGA設(shè)計的頂層硬件接口圖。

圖中主要由三個模塊：DSP-IQ、DMA-BUF和SD-CMD。其中DSP-IO是DSP端的接口，用來解碼TMS320C54x發(fā)送的SDRAM地址和命令。DMA-BUF代表緩沖區(qū)BO、B1。SＤ_CMD模塊用來產(chǎn)生SDRAM訪問所需的各種信號。

DSP_IO模塊又包括IO_DMA、DSP_BUF和DSP_READ。IO_DMA產(chǎn)生SDRAM的命令信號，即圖3中的DSP_RDY、DSP_SD_RW、DSP_SD_BANK_SW、DSP_SD_ADDR[20..0]、DSP_SD_ADDR_RESET、DSP_SD_START。DSP_BUF產(chǎn)生訪問B0、B1的地址、數(shù)據(jù)和控制信號，圖3中指DSP_SD_BUFCLKI、DSP_SD_BUFCLKO、DSP_SD_BUFWE、DSP_SD_BUFADDR[6..0]、DSP_SD_BUFIN[7..0]。DSP-READ子模塊用來控制DSP的讀寫方向。